[發明專利]一種用于芯片靜電保護驗證方法及其驗證裝置

有效

• 申請號: 201210101992.8
• 申請日: 2012-04-09
• 公開（公告）號: CN102651046A
• 公開（公告）日: 2012-08-29
• 發明（設計）人: 韓智毅;張煒
• 申請（專利權）人: 佛山華芯微特科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京瑞恒信達知識產權代理事務所(普通合伙) 11382
• 代理人: 苗青盛;黃慶芳

技術領域

本發明涉及一種靜電保護驗證技術，更具體地，涉及一種基于二極管網絡的芯片靜電保護驗證方法及其驗證裝置。

背景技術

靜電放電(ESD)在集成電路產業中造成的電路失效占有相當大的比重，隨著電路的集成度增加、柵氧厚度減薄、多電源、混合信號模塊在復雜電路中的運用、更大的芯片寄生電容和更高的工作頻率，這些都會導致先進器件和電路對ESD更加敏感。也就是說，靜電保護(ESD)是所有半導體芯片設計的關鍵一步，決定了芯片的可靠性及使用壽命。隨著芯片復雜性的增加，芯片的輸出管腳也隨之增加，進一步增加了靜電保護設計難度。長期以來，靜電保護的設計基本還是根據經驗，各企業及研究單位根據自己的經驗來進行靜電保護的設計，缺乏一種標準化、可移植和便捷的檢驗方法。

傳統上，采用如圖1所示的兩管腳1和2之間的靜電保護結構。當管腳1為高電平，管腳2為低電平時，靜電荷的瀉放路徑如圖1中的曲線所示，類1和類2是靜電保護器件。類1器件單向導通的器件，一般為二極管，類2器件為可雙向導通的夾腳clamp器件。由圖可見，如果管腳數到達40，那么就至少需要檢查1560種靜電荷放電路徑，工作量很大，而且會影響完備性和準確性。因此，找到一種方便，可靠的芯片靜電保護檢驗方法，就顯得非常必要。

發明內容

為克服現有技術的上述缺陷，本發明提出一種用于芯片靜電保護驗證方法及其驗證裝置。

根據本發明的一個方面，提出了一種用于芯片靜電保護的驗證裝置，該靜電保護驗證裝置為網絡結構，其中在所述網絡結構中包括多個靜電保護驗證子單元、多組電源端以及多組單元接地端；在所述網絡中包括第一類靜電保護器件、第二類靜電保護器件和第三類靜電保護器件；其中每個靜電保護驗證子單元包括兩個第一類靜電保護器件和一個第二類靜電保護器件，兩個第一類靜電保護器件串聯連接后，與第二類靜電保護器件并聯連接；其中，該并聯結構中，其中一個第一類靜電保護器件的陰極和該第二類靜電保護器件的一端分別與電源連接；另一個第一類靜電保護器件的陽極和第二類靜電保護器件的另一端分別與地連接；在串聯方向的任意兩個靜電保護驗證子單元的電源端之間布置一個第三類靜電保護器件。

根據本發明的另一方面，提出了一種用于芯片靜電保護驗證方法，該方法包括以下步驟：建立參數化的二極管物理模型；構建靜電保護二極管網絡；采用所述靜電保護二極管網絡進行靜電保護驗證；同時在所述靜電保護二極管網絡中包括類1靜電保護器件、類2靜電保護器件、類3靜電保護器件。

本發明通過在芯片管腳及片內關鍵節點建立一個二極管網絡，然后通過對此網絡進行SPICE仿真，快速及完整的檢驗全芯片的靜電保護架構的完備性和可靠性。并通過靈活調整二極管的物理參數模型，可以十分方便的對各種芯片進行仿真檢驗。

使用這種方法可以大大減少靜電設計和檢驗周期，提高可靠性，并極大的節約流片成本。通過該技術可以取得以下有益效果：1.操作簡單、使用方便；2.移植性強；3.可以方便的采用程序自動化；4.完備性強，不會遺漏任何一路的靜電放電通路。

附圖說明

圖1為傳統兩管腳之間的靜電保護示意圖；

圖2是根據本發明的具體實施例的芯片靜電保護驗證裝置；

圖3是根據本發明芯片靜電保護驗證裝置的仿真流程圖。

如圖所示，為了能明確實現本發明的實施例的結構，在圖中標注了特定的結構和器件，但這僅為示意需要，并非意圖將本發明限定在該特定結構、器件和環境中，根據具體需要，本領域的普通技術人員可以將這些器件和環境進行調整或者修改，所進行的調整或者修改仍然包括在后附的權利要求的范圍中。

具體實施方式

下面結合附圖和具體實施例對本發明提供的一種用于芯片靜電保護驗證方法及其驗證裝置進行詳細描述。同時在這里做以說明的是，為了使實施例更加詳盡，下面的實施例為最佳、優選實施例，對于一些公知技術本領域技術人員也可采用其他替代方式而進行實施；而且附圖部分僅是為了更具體的描述實施例，而并不旨在對本發明進行具體的限定。

本發明涵蓋任何在本發明的精髓和范圍上做的替代、修改、等效方法以及方案。為了使公眾對本發明有徹底的了解，在以下本發明優選實施例中詳細說明了具體的細節，而對本領域技術人員來說沒有這些細節的描述也可以完全理解本發明。另外，為了避免對本發明的實質造成不必要的混淆，并沒有詳細說明眾所周知的方法、過程、流程、元件和電路等。