[發(fā)明專(zhuān)利]基于體硅的縱向堆疊式SiNWFET制備方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210093982.4
• 申請(qǐng)日: 2012-03-31
• 公開(kāi)（公告）號(hào): CN102623322A
• 公開(kāi)（公告）日: 2012-08-01
• 發(fā)明（設(shè)計(jì)）人: 黃曉櫓
• 申請(qǐng)（專(zhuān)利權(quán)）人: 上海華力微電子有限公司
• 主分類(lèi)號(hào): H01L21/28
• 分類(lèi)號(hào): H01L21/28;H01L21/02;H01L21/336
• 代理公司: 上海思微知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 陸花

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，特別是涉及一種基于體硅的縱向堆疊式硅納米線(xiàn)場(chǎng)效應(yīng)晶體管(SiNWFET)制備方法。

背景技術(shù)

現(xiàn)有技術(shù)中，通過(guò)縮小晶體管的尺寸來(lái)提高芯片的工作速度和集成度、減小芯片功耗密度一直是微電子工業(yè)發(fā)展所追求的目標(biāo)。在過(guò)去的四十年里，微電子工業(yè)發(fā)展一直遵循著摩爾定律。當(dāng)前，場(chǎng)效應(yīng)晶體管的物理柵長(zhǎng)已接近20nm，柵介質(zhì)也僅有幾個(gè)氧原子層厚，通過(guò)縮小傳統(tǒng)場(chǎng)效應(yīng)晶體管的尺寸來(lái)提高性能已面臨一些困難，這主要是因?yàn)樾〕叽缦露虦系佬?yīng)和柵極漏電流使晶體管的開(kāi)關(guān)性能變壞。

納米線(xiàn)場(chǎng)效應(yīng)晶體管(Nanowire?MOSFET，NWFET)有望解決這一問(wèn)題。一方面，小的溝道厚度和寬度使納米線(xiàn)場(chǎng)效應(yīng)晶體管的柵極更接近于溝道的各個(gè)部分，有助于晶體管柵極調(diào)制能力的增強(qiáng)，而且它們大多采用圍柵結(jié)構(gòu)，柵極從多個(gè)方向?qū)系肋M(jìn)行調(diào)制，能夠進(jìn)一步增強(qiáng)調(diào)制能力，改善亞閾值特性。因此，納米線(xiàn)場(chǎng)效應(yīng)晶體管可以很好地抑制短溝道效應(yīng)，使晶體管尺寸得以進(jìn)一步縮小。另一方面，納米線(xiàn)場(chǎng)效應(yīng)晶體管利用自身的細(xì)溝道和圍柵結(jié)構(gòu)改善柵極調(diào)制力和抑制短溝道效應(yīng)，緩解了減薄柵介質(zhì)厚度的要求，有望減小柵極漏電流。此外，納米線(xiàn)溝道可以不摻雜，減少了溝道內(nèi)雜質(zhì)離散分布和庫(kù)侖散射。對(duì)于一維納米線(xiàn)溝道，由于量子限制效應(yīng)，溝道內(nèi)載流子遠(yuǎn)離表面分布，故載流子輸運(yùn)受表面散射和溝道橫向電場(chǎng)影響小，可以獲得較高的遷移率?；谝陨蟽?yōu)勢(shì)，納米線(xiàn)場(chǎng)效應(yīng)晶體管越來(lái)越受到科研人員的關(guān)注。由于硅材料和工藝在半導(dǎo)體工業(yè)中占有主流地位，與其他材料相比，硅納米線(xiàn)場(chǎng)效應(yīng)晶體管(SiNWFET)的制作更容易與當(dāng)前工藝兼容。

納米線(xiàn)場(chǎng)效應(yīng)晶體管的關(guān)鍵工藝是納米線(xiàn)的制作，可分為自上而下和自下而上兩種工藝路線(xiàn)。對(duì)于硅納米線(xiàn)的制作，前者主要利用光刻(光學(xué)光刻或電子束光刻)和刻蝕(ICP、RIE刻蝕或濕法腐蝕)工藝，后者主要基于金屬催化的氣-液-固(VLS)生長(zhǎng)機(jī)制，生長(zhǎng)過(guò)程中以催化劑顆粒作為成核點(diǎn)。目前，自下而上的工藝路線(xiàn)制備的硅納米線(xiàn)由于其隨機(jī)性而不太適合硅納米線(xiàn)場(chǎng)效應(yīng)晶體管的制備，因此目前的硅納米線(xiàn)場(chǎng)效應(yīng)晶體管中的硅納米線(xiàn)主要是通過(guò)自上而下的工藝路線(xiàn)制備。

目前，基于單個(gè)硅納米線(xiàn)的場(chǎng)效應(yīng)晶體管(MOSFET)工藝制備方法研究比較熱門(mén)，如申請(qǐng)?zhí)枮?00710098812.4，發(fā)明名稱(chēng)為“一種體硅納米線(xiàn)晶體管器件的制備方法”的中國(guó)專(zhuān)利，公開(kāi)了一種基于體硅的通過(guò)自上而下的途徑實(shí)現(xiàn)體硅納米線(xiàn)結(jié)構(gòu)的工藝方法，由于其基于體硅的工藝特點(diǎn)，可以有效抑制器件的自加熱效應(yīng)。

但隨著硅納米線(xiàn)截面積的縮小，器件的電流驅(qū)動(dòng)能力會(huì)受到納米線(xiàn)截面積的限制，使得硅納米線(xiàn)場(chǎng)效應(yīng)晶體管在模擬或射頻電路中的應(yīng)用受到限制，因此，有人開(kāi)始研究采用多條納米線(xiàn)作為輸運(yùn)溝道，以解決該問(wèn)題。但由于多條納米線(xiàn)溝道結(jié)構(gòu)是橫向制備的，其集成密度將大打折扣。

W.W.Fang等人在IEEE?ELECTRON?DEVICE?LETTERS，VOL.28，NO.3，MARCH?2007上發(fā)表的論文《Vertically?Stacked?SiGe?Nanowire?Array?Channel?CMOS?Transistors》中提出了一種縱向制備硅納米線(xiàn)的方法，使得硅納米線(xiàn)場(chǎng)效應(yīng)晶體管器件在縱向集成多條硅納米線(xiàn)，從而使得器件的電流驅(qū)動(dòng)能力成倍增大，同時(shí)集成密度不受影響。既可以保持平面結(jié)構(gòu)場(chǎng)效應(yīng)晶體管(FET)的優(yōu)勢(shì)又增強(qiáng)了柵極調(diào)制能力。其工藝方法是在SOI(Silicon?on?Insulator)上交替生長(zhǎng)(Ge/SiGe)/Si/(Ge/SiGe)/Si層，并在其上定義鰭形(Fin)結(jié)構(gòu)，然后進(jìn)行750℃干氧氧化，由于SiGe層較Si層有更快的氧化速率以致SiGe層完全被氧化，氧化過(guò)程中Ge進(jìn)入鄰近的Si層表面形成SiGe合金，腐蝕掉完全被氧化的SiGe層后得到三維堆積的、表面裹有SiGe合金的Si納米線(xiàn)。然后進(jìn)行熱氧化，在硅納米線(xiàn)(SiNW)表面形成Si_1-XGe_XO₂作為柵極氧化層，再淀積無(wú)定型硅或者多晶硅，最后通過(guò)光刻和蝕刻形成柵極。該方法可以實(shí)現(xiàn)縱向堆疊型硅納米線(xiàn)場(chǎng)效應(yīng)晶體管結(jié)構(gòu)，但存在一個(gè)缺點(diǎn)：當(dāng)SiGe層氧化過(guò)程中，Ge會(huì)濃縮到Si層的表面，去除SiO2后，在硅納米線(xiàn)表面裹有一層濃縮后的SiGe合金。由于GeO2溶于水，它使得后續(xù)工藝面臨巨大的不便，另外，GeO2的介電常數(shù)較SiO2小，GeO2與Si的界面態(tài)較大，不適合作為場(chǎng)效應(yīng)晶體管(FET)的柵氧化層。

發(fā)明內(nèi)容