[發(fā)明專利]減小半導體器件柵誘導漏極泄漏的方法、MOS器件制造方法

有效

• 申請?zhí)枺?/td>: 201210090903.4
• 申請日: 2012-03-30
• 公開（公告）號: CN102610528A
• 公開（公告）日: 2012-07-25
• 發(fā)明（設計）人: 俞柳江
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/311;H01L29/78
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發(fā)明涉及半導體制造領域，更具體地說，本發(fā)明涉及一種減小半導體器件柵誘導漏極泄漏的方法、采用了該減小半導體器件柵誘導漏極泄漏的方法的MOS器件制造方法、以及由該MOS器件制造方法制成的MOS器件。

背景技術

柵致漏極泄漏(GIDL，Gate-Induced?Drain?Leakage)是指，當器件在關斷(off-state)的情況下，(即Vg＝0)，若漏極與Vdd相連，(即Vd＝Vdd)，由于柵極和漏極之間的交疊，在柵極和漏極之間的交疊區(qū)域會存在強電場，載流子會在強電場作用下發(fā)生帶帶隧穿效應(band?to?band?tunneling)，從而引起漏極到柵極之間的漏電流。

柵致漏極泄漏電流已經成為影響小尺寸MOS(金屬-氧化物-半導體)器件可靠性、功耗等方面的主要原因之一，它同時也對EEPROM等存儲器件的擦寫操作有重要影響。當工藝進入超深亞微米時代后，由于器件尺寸日益縮小，GIDL電流引發(fā)的眾多可靠性問題變得愈加嚴重。

發(fā)明內容

本發(fā)明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種能夠有效地減小了半導體器件的柵致漏極泄漏的減小半導體器件柵誘導漏極泄漏的方法、采用了該減小半導體器件柵誘導漏極泄漏的方法的MOS器件制造方法、以及由該MOS器件制造方法制成的MOS器件。

根據本發(fā)明的第一方面，提供了一種柵極側墻刻蝕方法，其包括：柵極側墻薄膜形成步驟，用于在柵極側壁上形成柵極側墻薄膜；光刻膠涂覆步驟，用于將光刻膠涂覆在柵極上以覆蓋柵極的一個側壁并露出柵極的另一側壁；第一側壁刻蝕步驟，用于利用所述光刻膠對露出的柵極側墻薄膜的所述另一側壁進行刻蝕；光刻膠去除步驟，用于去除所述光刻膠；以及第二側壁刻蝕步驟，用于在去除光刻膠之后對柵極側墻薄膜進行刻蝕，其中除了柵極側壁上的柵極側墻薄膜之外的其它的柵極側墻薄膜被去除。

優(yōu)選地，在所述第一側壁刻蝕步驟中，橫向刻蝕速度與縱向刻蝕速度的比值高于現有技術。

優(yōu)選地，在所述第二側壁刻蝕步驟中，橫向刻蝕速度與縱向刻蝕速度的比值低于現有技術。

即，優(yōu)選地，所述第一側壁刻蝕步驟中的橫向刻蝕速度與縱向刻蝕速度的比值高于所述第二側壁刻蝕步驟中的橫向刻蝕速度與縱向刻蝕速度的比值。

優(yōu)選地，所述柵極側墻刻蝕方法還包括：控制所述第一側壁刻蝕步驟的橫向刻蝕速度和縱向刻蝕速度、以及所述第二側壁刻蝕步驟的橫向刻蝕速度和縱向刻蝕速度，以使得所述第二側壁刻蝕步驟之后得到柵極兩側的側墻的寬度之和等于預定值。

根據本發(fā)明的第二方面，提供了一種MOS器件制造方法，其包括：柵極側墻薄膜形成步驟，用于在柵極側壁上形成柵極側墻薄膜；光刻膠涂覆步驟，用于將光刻膠涂覆在柵極上以覆蓋漏極側的柵極側壁并露出源極側的柵極側壁；第一側壁刻蝕步驟，用于利用所述光刻膠對源極側的柵極側墻薄膜進行刻蝕；光刻膠去除步驟，用于去除所述光刻膠；第二側壁刻蝕步驟，用于在去除光刻膠之后對柵極側墻薄膜進行刻蝕，其中除了柵極側壁上的柵極側墻薄膜之外的其它的柵極側墻薄膜被去除；源漏摻雜步驟，用于在所述第二側壁刻蝕步驟之后對漏極和源極執(zhí)行摻雜。

優(yōu)選地，在所述第一側壁刻蝕步驟中，橫向刻蝕速度與縱向刻蝕速度的比值高于現有技術。

優(yōu)選地，在所述第二側壁刻蝕步驟中，橫向刻蝕速度與縱向刻蝕速度的比值低于現有技術。

即，優(yōu)選地，所述第一側壁刻蝕步驟中的橫向刻蝕速度與縱向刻蝕速度的比值高于所述第二側壁刻蝕步驟中的橫向刻蝕速度與縱向刻蝕速度的比值。

優(yōu)選地，控制所述第一側壁刻蝕步驟的橫向刻蝕速度和縱向刻蝕速度、以及所述第二側壁刻蝕步驟的橫向刻蝕速度和縱向刻蝕速度，以使得所述第二側壁刻蝕步驟之后得到柵極兩側的側墻的寬度之和等于預定值。

優(yōu)選地，所述MOS器件制造方法還包括退火步驟。

根據本發(fā)明的第三方面，提供了一種根據本發(fā)明第二方面所述的MOS器件制造方法制成的MOS器件。

根據本發(fā)明，針對現有技術中MOS器件的柵致漏極泄漏的問題，本發(fā)明在柵極側墻薄膜沉積過程中，在MOS器件(例如CMOS器件)的源漏端形成不同形貌的側墻，使得刻蝕后漏端的側墻寬度增大，而源端的側墻寬度減小，在接下來的源漏高摻雜注入和退火工藝后，漏端的摻雜離子離溝道距離被拉遠，源端的摻雜離子與溝道和襯底的距離被拉近，在保持溝道有效長度(Effective?Channel?Length)不變的情況下，降低了漏端的縱向電場強度，從而減小了半導體器件柵誘導漏極泄漏(GIDL)電流。

附圖說明