[發明專利]超陡倒摻雜溝道的形成方法、半導體器件及其制造方法

在審

• 申請號: 201210088756.7
• 申請日: 2012-03-29
• 公開（公告）號: CN103367128A
• 公開（公告）日: 2013-10-23
• 發明（設計）人: 徐秋霞;梁擎擎;吳昊;許高博;周華杰
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/266
• 分類號: H01L21/266;H01L21/336;H01L29/78;H01L29/10
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 王波波

技術領域

本發明涉及半導體器件及其制造方法，更具體地，涉及超陡倒摻雜溝道的形成方法、包含超陡倒摻雜溝道的半導體器件及其制造方法。

背景技術

集成電路技術的一個重要發展方向是金屬氧化物半導體場效應晶體管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，眾所周知的是隨著MOSFET的尺寸減小會產生短溝道效應。隨著MOSFET的尺寸按比例縮小，柵極的有效長度減小，使得實際上由柵極電壓控制的耗盡層電荷的比例減少，從而閾值電壓隨溝道長度減小而下降。

在一方面，為了抑制短溝道效應，可以提高溝道的摻雜濃度以提高半導體器件的閾值電壓。然而，如果溝道的摻雜濃度大于6×10¹⁸/cm³，則采用常規的溝道摻雜方法將會帶來一系列嚴重問題，例如閾值電壓過高、結電容明顯增大、載流子有效遷移率μ_eff嚴重下降。結果，MOSFET的電路性能反而劣化，工作頻率和驅動能力均減小。

在另一方面，在應用中可能需要減小半導體器件的閾值電壓。例如，在20納米及以下的半導體器件中，采用的電源電壓已經減小到0.8V左右。相應地，半導體器件的閾值電壓應當控制在±0.2V左右，以獲得小的關態漏電流I_off及邏輯噪容(noise?tolerance)。為了減小閾值電壓，可以減小溝道的摻雜濃度。然而，減小溝道的摻雜濃度又可能導致上述的短溝道效應。

在采用溝道摻雜調節閾值電壓的方法中，一種改進的技術包括在溝道區下方形成超陡倒摻雜區，利用超陡倒摻雜方法在溝道區形成陡峭的摻雜濃度分布。超陡倒摻雜區的摻雜濃度高于溝道區。溝道區和超陡倒摻雜區一起形成了超陡倒摻雜溝道，其優點包括抑制短溝道效應、提高溝道區的載流子遷移率、減小寄生電容。從而可以在調節半導體器件的閾值電壓的同時提高工作頻率和驅動能力。

在形成超陡倒摻雜溝道時面臨的困難是超陡倒摻雜區的摻雜物向外擴散，結果難以實現所需的陡峭的摻雜濃度分布。

發明內容

本發明的目的是提供一種改進的超陡倒摻雜溝道的制造方法、包含超陡倒摻雜溝道的半導體器件及其制造方法。

根據本發明的一方面，提供一種形成超陡倒摻雜溝道的方法，包括：形成掩模，該掩模暴露對應于半導體器件的溝道區和源/漏延伸區的半導體襯底區域；采用掩模執行第一次離子注入，在半導體襯底中注入與半導體襯底的導電類型相同的第一離子；以及采用掩模執行第二次離子注入，在半導體襯底中注入與半導體襯底的導電類型相同的第二離子，其中第一次離子注入和第二次離子注入形成的注入區部分疊加形成超陡倒摻雜區。

根據本發明的另一方面，提供一種制造半導體器件的方法，包括：在半導體襯底上形成隔離結構，以限定半導體器件的有源區域；按照上述的方法形成超陡倒摻雜溝道；在溝道區上方形成包括柵極電介質和柵極導體的柵極疊層，其中柵極電介質夾在柵極導體和溝道區之間；在柵極疊層兩側形成第一側墻；采用柵極疊層及第一側墻和隔離結構作為硬掩模，對半導體襯底進行預非晶化；采用柵極疊層及第一側墻和隔離結構作為硬掩模，對半導體襯底進行延伸區注入；在第一側墻上形成第二側墻；采用柵極疊層及第一側墻、第二側墻和隔離結構作為硬掩模，對半導體襯底進行源/漏注入。

根據本發明的另一方面，提供一種半導體器件，包括：半導體襯底；在半導體襯底中形成的源/漏區以及源/漏延伸區；在半導體襯底中形成并且夾在源/漏延伸區之間的溝道區；在半導體襯底中形成并且位于溝道區和源/漏延伸區下方的超陡倒摻雜區；位于溝道區上方的柵極電介質；以及位于柵極電介質上方的柵極導體，其中，所述超陡倒摻雜區的摻雜離子包括與半導體襯底的導電類型相同的第一離子和第二離子，其中第二離子比第一離子的原子量更大。

本發明利用兩種離子的摻雜形成超陡倒摻雜區，其中重離子的擴散系數低，主要聚集在溝道區附近，形成了陡峭的摻雜濃度分布。溝道區表面附近的摻雜濃度可以足夠低以獲得合適的低閾值電壓，同時獲得高的載流子遷移率。在溝道區下方的超陡倒摻雜區極好地抑制嚴重的短溝道效應(SCE)和DIBL效應在接近溝道區的表面處發生。利用掩模還可以限定超陡倒摻雜區的橫向延伸范圍，以減小結電容，有利于速度的提高。

進一步地，本發明的半導體器件可以利用暈圈區進一步抑制嚴重的短溝道效應(SCE)和DIBL效應在體內的發生。

附圖說明

圖1至8示出了根據本發明的實施例的制造包含超陡倒摻雜溝道的半導體器件的不同階段的示意性截面圖。