[發明專利]超薄基板的封裝方法

有效

• 申請號: 201210087730.0
• 申請日: 2012-03-29
• 公開（公告）號: CN103187318A
• 公開（公告）日: 2013-07-03
• 發明（設計）人: 古永延;施瑩哲
• 申請（專利權）人: 巨擘科技股份有限公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L21/58
• 代理公司: 上海翼勝專利商標事務所(普通合伙) 31218
• 代理人: 翟羽

技術領域

本發明涉及基板的封裝方法技術領域，特別是一種適用于采用超薄、高密度的封裝基板，用于多組件整合復雜封裝的晶圓級封裝方法。

背景技術

隨著IC芯片的積集度追趕著摩爾定律的飛快發展，相應的封裝技術亦不斷地達到前所未有、創新的技術水準。而在眾多創新出來的封裝技術當中，晶圓級封裝(WLP,Wafer?Level?Packaging?or?CSP,Chip?Scale?Package)是IC芯片封裝的其中一種方式，也是具有指標性視為革命性技術突破的一環。與先前的技術最大的不同點在于：晶圓級封裝是直接在晶圓上進行且完成集成電路封裝技術的制造，并不是切割晶圓后再個別對IC芯片組裝的傳統封裝工藝。晶圓級封裝后，IC芯片的尺寸與晶粒原有尺寸相同，因此業界亦稱謂晶圓級芯片尺寸封裝(WLCSP,Wafer?Level?Chip?Scale?Package)。

但由于前述現有WLP尺寸限制了布局(layout)扇出(Fan-out)的范圍，因此現今業界也發展出Fan-out?WLP，如：infinion的eWLB(Embedded?wafer?level?ball?grid?array)的技術，或是Renasas的SiWLP(System?in?Wafer-Level?Package)與SMARFTI(SMArt?chip?connection?with?Feed-Through?Interposer)的技術。

請參考附圖1A至附圖1F，附圖1A至附圖1F是用以說明扇出晶圓級封裝(FO-WLP)的簡單示意圖。但是，目前業界所謂扇出晶圓級封裝并沒有標準工藝，各種相關技術間會略有所差異，但其技術概念大體上相同。

參見附圖1A，提供一暫時性載具100，對晶圓級封裝而言，暫時性載具100即可為一晶圓。

參見附圖1B，在暫時性載具100上制作多層線路，包括制作金屬層102、106的線路以及制作介電層104，并交替制作金屬層102、106與介電層104，以形成多層線路(即封裝IC芯片的多層基板)。附圖1B僅顯示部分以簡化說明。實際上可能形成3至5層。

參見附圖1C，在多層線路上表面形成多個焊墊層108(Ball?Pad?Layer)，焊墊層108透過導孔金屬110與下方多層線路的金屬層106連接。

參見附圖1D，透過多個焊墊層108，對芯片150(裸晶,Die)進行封裝112，封裝112的方式例如為眾所周知的覆晶凸塊封裝(Flip?chip?bump?bonding)或者是微凸塊焊接(MBB,micro?bump?bonding)或表面黏著球門陣列(SMT?BGA,Surface?Mount?Ball?Grid?Array)封裝。

參見附圖1E，接著，對已封裝完成的芯片進行模封152(Molding)。

參見附圖1F，使完成模封的芯片150及多層線路與暫時性載具100分離后，對多層線路下表面進行植球114(BGA?Ball?mounting)。

如前所述關于扇出晶圓級封裝的說明為簡化的描述，然而基本概念都是在晶圓100上制作多層線路，封裝芯片150后，從暫時性載具100(晶圓)分離，再進行切割工藝(Dice?or?Sigulation)，才能完成個別IC芯片150的封裝。然而，前述封裝工藝的良品率主要取決于個別封裝構成部分的良品率的總和而決定。對前述晶圓級封裝而言，必須先對整個晶圓100實施封裝(wafer?molding)后，才能進行切割工藝(Dice?or?Sigulation)。而無法避免當中的多層線路(即封裝IC芯片的多層基板)造成個別IC芯片封裝的失敗，仍需在切割工藝(Dice?or?Sigulation)后才挑選出封裝合格的IC芯片。

另外，以Renasas所提出的SMAFTI封裝方法，用于封裝內存芯片(Memory?Chip)及系統單芯片(SoC,System-On-a-Chip)或邏輯芯片(Logic?Chip)為例；

首先，在晶圓表面制作多層線路(FTI,Feed-Through?Interposer)，即所謂中介層。

對內存芯片(Memory?Chip)進行封裝(bonding)。

對整個晶圓實施封裝(wafer?molding)。

移除晶圓(Silicon?Wafer)。