[發明專利]GaN襯底、半導體器件及其制作方法

無效

• 申請號: 201210086294.5
• 申請日: 2012-03-28
• 公開（公告）號: CN102637723A
• 公開（公告）日: 2012-08-15
• 發明（設計）人: 張正海;張宗民;曹伯承
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L21/20;H01L29/778;H01L21/335
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 劉芳

技術領域

本發明涉及一種微電子技術，尤其涉及一種GaN襯底、半導體器件及其制作方法。

背景技術

氮化鎵(GaN)作為第三代寬禁帶半導體材料，以其禁帶寬度大、擊穿電壓高、飽和電子速度大等特性而備受關注。隨著Si基LDMOS(Lateral?Double-Diffused?Metal-Oxide?Semiconductor，橫向擴散金屬氧化物半導體)越來越不滿足基站功放系統高頻、高效、大寬帶等需求，用GaN?HEMT器件(High?Electron?Mobility?Transistor，高電子遷移率晶體管)制作新一代功放器件將在未來逐漸取代LDMOS在基站功放領域的支配地位。

但是，GaN?HEMT器件經常會產生電流崩塌效應，電流崩塌效應會導致GaN?HEMT器件直流漏極電流、增益和射頻輸出功率的降低。如何減小電流崩塌效應成為亟需解決的問題。

發明內容

本發明實施例提供一種GaN襯底、半導體器件及其制作方法，用于減小GaN襯底帶來的半導體器件的崩塌效應。

本發明實施例的第一個方面是提供一種GaN襯底，包括：

GaN基底；

AlGaN層，位于所述GaN基底上；

p型導電層，位于所述AlGaN層的有源區上，用于耗盡所述AlGaN層上的表面態負電子并中和所述AlGaN層上的懸掛鍵。

本發明實施例的另一個方面是提供一種半導體器件，包括上述的GaN襯底，以及在所述GaN襯底上形成的半導體構成。

本發明實施例的再一個方面是提供一種GaN襯底的制作方法，包括：

在GaN基底上形成AlGaN層；

在所述AlGaN層的有源區上形成p型導電層，所述p型導電層用于耗盡所述AlGaN層上的表面態負電子并中和所述AlGaN層上的懸掛鍵。

本發明實施例的又一個方面是提供一種半導體器件的制作方法，包括：

根據上述的GaN襯底的制作方法形成GaN襯底；

在所述GaN襯底上形成半導體構成。

本發明實施例提供的GaN襯底、半導體器件及其制作方法，通過在AlGaN層上形成p型導電層，能夠利用p型導電層中的空穴載流子，耗盡n型的AlGaN層上的表面態負電子，中和AlGaN層上的斷面的懸掛鍵，防止虛柵的形成，從而起到抑制以GaN襯底制作的半導體器件的電流崩塌效應，改善半導體器件的性能，提高其可靠性。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為本發明一實施例的GaN襯底的制作方法的流程示意圖；

圖2為本發明另一實施例的GaN襯底的制作方法的流程示意圖；

圖3為本發明再一實施例的GaN襯底的結構示意圖；

圖4為本發明又一實施例的GaN襯底的結構示意圖；

圖5A～5E為本發明另一實施例的半導體器件的結構示意圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。需要說明的是，附圖均采用非常簡化的形式且均使用非精準的比率，僅用以方便、清晰地輔助說明本發明實施例的目的。下述各實施例所描述的膜層在另一膜層或結構“上”，可以是該膜層直接在另一膜層或結構上，也可以中間包含其他膜層或結構。

實施例一

本實施例提供一種GaN襯底的制作方法。

如圖1所示，為本實施例的GaN襯底的制作方法的流程示意圖。具體步驟如下所示：

步驟101，在GaN基底上形成AlGaN層。

該半導體基底可以為任意類型的GaN基底，優選為表面層是GaN層的復合基底。例如，包括依次形成的底層和GaN層。其中，底層可以為SiC、藍寶石或Si。

步驟102，在AlGaN層的有源區上形成p型導電層，該p型導電層用于耗盡AlGaN層上的表面態負電子并中和AlGaN層上的懸掛鍵。

AlGaN層的有源區即為將來要形成柵電極、源電極、漏電極和/或各電極之間的區域。