[發明專利]半導體器件及其制造方法

有效

• 申請號: 201210083156.1
• 申請日: 2012-03-27
• 公開（公告）號: CN103367363A
• 公開（公告）日: 2013-10-23
• 發明（設計）人: 殷華湘;馬小龍;徐秋霞;陳大鵬
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

技術領域

本發明涉及一種半導體器件及其制造方法，特別是涉及一種具有高應力金屬氧化物覆蓋層的MOSFET及其制造方法。

背景技術

從90nm?CMOS集成電路工藝起，隨著器件特征尺寸的不斷縮小，以提高溝道載流子遷移率為目的應力溝道工程(Strain?Channel?Engineering)起到了越來越重要的作用。多種單軸工藝誘致應力被集成到器件工藝中去，也即在溝道方向引入壓應力或拉應力從而增強載流子遷移率，提高器件性能。例如，在90nm工藝中，采用嵌入式SiGe(e-SiGe)源漏或100晶向襯底并結合拉應力蝕刻阻障層(tCESL)來提供pMOS器件中的壓應力；在65nm工藝中，在90nm工藝基礎上進一步采用第一代源漏極應力記憶技術(SMT^×1)，并采用了雙蝕刻阻障層；45nm工藝中，在之前基礎上采用了第二代源漏極應力記憶技術(SMT^×2)，采用e-SiGe技術結合單tCESL或雙CESL，并采用了應力近臨技術(Stress?Proximity?Technique，SPT)，此外還針對pMOS采用110面襯底而針對nMOS采用100面襯底；32nm之后，采用了第三代源漏極應力記憶技術(SMT^×3)，在之前基礎之上還選用了嵌入式SiC源漏來增強nMOS器件中的拉應力。

此外，向溝道引入應力的技術除了改變襯底、源漏材料，還可以通過控制溝道或側墻的材質、剖面形狀來實現。例如采用雙應力襯墊(DSL)技術，對于nMOS采用拉應力SiN_x層側墻，對于pMOS采用壓應力側墻。又例如將嵌入式SiGe源漏的剖面制造為∑形，改善pMOS的溝道應力。

然而，這些常規應力技術效果隨著器件尺寸持續縮小而被不斷削弱。對于nMOS而言，隨著特征尺寸縮減，提供應力的各層薄膜之間的錯位和偏移越來越明顯，這就要求薄膜厚度減薄的同時還能精確提供更高的應力。對于pMOS而言，嵌入式SiGe源漏技術的溝道載流子遷移率顯著取決于特征尺寸，尺寸縮減使得載流子遷移率提高的效果大打折扣。

氮化硅薄膜中的本征應力主要是由于三角形平面內以氮為中心的網絡結構單元趨向于形成具有低能量價鍵的以硅為中心的四面體網絡結構的固有本性造成的。由于這兩類原子化合價的不同，就會存在應變。在氨氣一硅烷為反應混合物的PECVD法SiN_xH_y張應力產生機理中，主要包括乙硅烷和氨基硅烷基團的氣相形成、這些等離子體產物的表面反應以及隨后的通過氫氣和氨氣的剔除反應而在次表面進行的多余氫的釋放等過程。在這一致密工藝中形成的被拉伸的Si…N鍵會被周圍的網狀結構所限制，從而被有效地凍結為張應力狀態。

與LPCVD相比較，由于PECVD工藝中襯底的溫度較低，則剔除反應也較少。從而導致薄膜中含氫的組合較多，增強了網狀結構的靈活性，降低了薄膜應力。因此需要進行高溫cure(固化或治愈)工藝產生去氫致密過程，以增強薄膜應力。

但是，較高溫度的cure排出更多含量的氫元素因而導致較高的薄膜張應力。但是過高溫將使得PECVD的低溫優勢特點散失，對已形成的MOSFET硅化物，源漏摻雜等工藝結構不利。

因而一種紫外線輔助熱處理(UVTP)的技術被用于處理PECVD氮化硅來提高薄膜應力。該技術利用紫外線的光子能量可以幫助打開薄膜中的Si鍵和NH鍵。相鄰斷裂鍵中的氫原子相結合形成分子形式的氫氣，氫氣從薄膜中擴散出來，從而在薄膜中形成懸掛鍵和微孔。懸掛鍵相互交聯，使得這些微孔收縮以得到最小的表面能。

然而，高溫cure與UVTP去氫過程容易導致整個氮化硅薄膜張應力化，同時氮化硅薄膜需要與LTO(低溫氧化物)或者low-k(低介電常數，例如k小于等于3.9或2.8)材料結合起來形成ILD層并影響ILD的總體k值，此外CMOS中同時集成張應力與壓應力氮化硅薄膜時，在選擇腐蝕上面臨重大挑戰，因此發展一種新型的高應力的氧化硅類的絕緣薄膜有重要意義。

發明內容

由上所述，本發明的目的在于提供一種能有效控制溝道應力、提高載流子遷移率從而改善器件性能的新型CMOS及其制造方法。

為此，本發明提供了一種半導體器件，包括：第一MOSFET；第二MOSFET；第一應力襯層，覆蓋了第一MOSFET，具有第一應力；第二應力襯層，覆蓋了第二MOSFET，具有第二應力；其中，第二應力襯層和/或第一應力襯層包括金屬氧化物。