[發明專利]提高共源運算放大器頻率特性的MOS器件制造方法

無效

• 申請號: 201210081228.9
• 申請日: 2012-03-23
• 公開（公告）號: CN102610527A
• 公開（公告）日: 2012-07-25
• 發明（設計）人: 俞柳江
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/3105;H01L21/311
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體制造領域，尤其涉及一種提高共源運算放大器頻率特性的MOS器件制造方法。

背景技術

CMOS(互補金屬氧化物半導體)運算放大器，是各種電路的基礎單元之一。隨著信息技術的發展，對于信息數據的處理速度要求越來越高，對其中采用的CMOS運算放大器的頻率響應特性要求也越來越高。然而，CMOS器件的寄生電容隨著工作頻率的升高起到越來越大的負面作用，如何減小這些寄生電容對CMOS運算放大器的影響，已經成為提高CMOS運算放大器頻率響應特性的關鍵。

密勒電容是一個等效電容，其描述的是跨接在運算放大器的輸出端與輸入端之間的反饋電容(C_C)對運算放大器頻率特性的影響。如圖1A所示的一個運算放大器電路，一個戴維南電源(V_A)11通過一個戴維南電阻(R_A)12驅動這個電路，在輸出端(V_out)17設有第一電阻(R_L)15和第一電容(C_L)16組成的相移電路作為負載，輸入端(V_in)18和輸出端17通過一個反饋電容(C_C)13相連，放大器14的電壓增益值為A_v，即V_out＝A_V*V_in。密勒電容對于電路的頻率特性的影響稱為密勒效應。請參照圖1B，其為圖1A的等效電路圖，密勒效應是通過放大輸入電容來起作用的，即密勒電容(C_M)13’可以使得器件或者電路的等效輸入電容增大(1+A_v)倍，其中C_M＝C_C*(1+A_v)。因此很小的反饋電容(C_C)13即可造成器件或者電路的頻率特性大大降低。

請參照圖2，其為現有技術中共源極運算放大器的電路的示意圖所述共源極運算放大器的電路通常包括一個NMOS(N型金屬氧化物半導體)晶體管22和一個輸出電阻(R_out)25，輸出端24為NMOS晶體管22的漏端，輸入端21為NMOS的柵端。在輸出端和輸入端之間，由于存在柵漏的寄生交疊電容(C_gd)23，構成一個反饋電容，由于密勒效應，寄生交疊電容23會嚴重降低共源極運算放大器的頻率響應特性。如何在保持器件性能不變的前提下，減小寄生的交疊電容，成為提高共源極運算放大器頻率響應特性的關鍵。

如圖3A～3C所示，對于制備共源極放大器中NMOS器件，通常工藝中，包括：

首先，提供襯底31，所述襯底31包括源極區域和漏極區域，所述源極區域中形成有源極延伸區34，所述漏極區域中形成有漏極延伸區35，所述襯底31上形成有柵極結構32，隨后在襯底31和柵極結構32上沉積形成側墻沉積層33，如圖3A所示；

接下來，采用各向異性的干法刻蝕工藝對側墻沉積層33進行刻蝕，以在源極區域上方形成源極側墻33a，在漏極區域上方形成漏極側墻33b，所述源極側墻33a和漏極側墻33b為對稱結構，如圖3B所示；

然后，進行源漏重摻雜以及退火工藝，在襯底中形成源極重摻雜區341和漏極重摻雜區351，可以得知，源極重摻雜區341和漏極重摻雜區351的位置受源極側墻33a和漏極側墻33b的影響，即，源極重摻雜區341和漏極重摻雜區351中摻雜離子距離器件溝道的距離由側墻的寬度所決定。

發明內容

本發明的目的在于提供一種能夠有效提高共源運算放大器頻率特性的MOS器件制造方法。

為解決上述技術問題，本發明提供一種提高共源運算放大器頻率特性的MOS器件制造方法，包括：在襯底上形成柵極結構，所述襯底包括源極結構和漏極結構；以所述柵極結構為掩膜，在柵極結構兩側的襯底內進行輕摻雜，形成源極延伸區和漏極延伸區；在所述襯底上形成側墻沉積層；采用中性離子對所述側墻沉積層進行離子注入，所述離子注入方向與垂直于所述襯底方向成一夾角且向源極方向傾斜；對所述側墻沉積層進行刻蝕，以在所述源極區域上方形成源極側墻，在所述漏極區域上方形成漏極側墻，所述源極側墻的截面寬度小于所述漏極側墻的截面寬度；進行源漏重摻雜以及退火工藝，形成源極重摻雜區和漏極重摻雜區，所述漏極重摻雜區和源極重摻雜區為非對稱結構，所述源極重摻雜區比漏極重摻雜區更靠近溝道。

較佳的，在所述的提高共源運算放大器頻率特性的MOS器件制造方法中，所述離子注入方向夾角為5度-45度。