[發明專利]通過可移除側墻集成工藝增強應力記憶效應的方法

有效

• 申請號: 201210077720.9
• 申請日: 2012-03-22
• 公開（公告）號: CN102637603A
• 公開（公告）日: 2012-08-15
• 發明（設計）人: 鄭春生
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 王敏杰

技術領域

本發明涉及一種半導體CMOS器件集成工藝，尤其涉及一種通過可移除側墻集成工藝增強應力記憶效應的方法。

背景技術

在進入65納米及其以下技術節點之后，SMT（Stress?Memory?Technique，應力記憶技術）和SPT（Stress?Proximity?Technique，應力漸進效應技術）技術已經比較廣泛地應用在邏輯器件NMOS上以增進器件性能。

在申請號為201110138147.3的中國專利中，提供一種無側墻CMOS器件的制備方法，該方法包括：在CMOS器件已形成的柵極上沉積一不定形碳薄膜；刻蝕不定形碳薄膜，形成柵極側壁的側墻，刻蝕掉側墻采用的是干法刻蝕；進行源漏離子注入并實施熱處理；在柵極頂部和源漏區頂部制備金屬硅化物薄膜，刻蝕掉側墻，金屬硅化物薄膜為硅化鈷薄膜或者硅化鎳薄膜；沉積一通孔蝕刻停止層覆蓋于CMOS器件表面；在通孔蝕刻停止層之上沉積一金屬沉積前介電質層。

上述方法中，采用無定形碳作為可以移除的側墻層，從而在硅化物形成之后，接觸孔阻擋層CESL結構沉積之前采用干法刻蝕將之去除，從而達到采用SPT技術之目的。但是，該工藝容易造成硅化物的氧化，從而影響器件的最終性能，如硅化物損失，接觸電阻的變化等等問題。

發明內容

本發明通過改進45納米的現有側墻集成工藝，可以達到增強應力記憶效應的目的，從而改進NMOS器件的性能。

為了實現上述目的，本發明提供一種通過可移除側墻集成工藝增強應力記憶效應的方法，包括以下順序步驟：

首先，在具有淺溝槽、柵極結構和輕摻雜漏/源區的硅襯底表面及柵極表面、側壁上淀積一無定形碳層，刻蝕除去多余的無定形碳層形成柵極側墻。

其次，在硅襯底表面、柵極及柵極側墻表面淀積一氮化硅薄膜層，并對氮化硅薄膜層下的整個硅襯底進行漏/源粒子的注入。

接著，除去氮化硅薄膜層和側墻，在硅襯底表面及柵極表面、側壁上淀積一應力氮化硅層，對整個器件進行退火處理。

最后，除去應力氮化硅層，進行后續硅化物形成過程。

在上面提供的方法中，其中采用干法或濕法除去氮化硅薄膜層。

在上面提供的方法中，其中采用灰化工藝除去側墻。

在上面提供的方法中，其中所述退火處理采用快速熱退火或激光脈沖退火。

在上面提供的方法中，其中所述刻蝕采用干法刻蝕或濕法刻蝕處理。

本發明提供的方法通過可移除側墻集成工藝來增強應力記憶效應，從而該改進NMOS器件的性能。

附圖說明

圖1是本發明中具有淺溝槽、柵極結構和輕摻雜漏/源區的硅襯底結構圖。

圖2是本發明中淀積無定形碳層后的結構示意圖。

圖3是本發明中形成側墻后的結構示意圖。

圖4是本發明中淀積氮化硅薄膜層并完成漏/源粒子注入后的結構示意圖。

圖5是本發明中除去氮化硅薄膜層和側墻后的結構示意圖。

圖6是本發明中淀積應力氮化硅層后的結構示意圖。

圖7是由本發明中所供方法所形成的結構示意圖。

具體實施方式

本發明提供一種通過可移除側墻集成工藝來實現增強應力記憶效應的方法，該方法包括：首先，在具有淺溝槽、柵極結構和輕摻雜漏/源區的硅襯底表面及柵極表面、側壁上淀積一無定形碳層，刻蝕除去多余的無定形碳層形成柵極側墻。其次，在硅襯底表面、柵極及柵極側墻表面淀積一氮化硅薄膜層，并對氮化硅薄膜層下的整個硅襯底進行漏/源粒子的注入。接著，除去氮化硅薄膜層和側墻，在硅襯底表面及柵極表面、側壁上淀積一應力氮化硅層，對整個器件進行退火處理。最后，除去應力氮化硅層，進行后續硅化物形成過程。

以下通過實施例對本發明提供的實現增強應力記憶效應方法作進一步詳細的說明，以便更好本發明創造的內容，但實施例并不限制本發明創造的保護范圍。

首先，在如圖1所示的具有淺溝槽2、柵極結構和輕摻雜漏/源區51、52、53、54的硅襯底1表面及柵極表面、側壁上淀積一無定形碳層7，淀積后的結構如圖2所示。在圖1中，標記為3的是柵極多晶硅，標記為41和42的是柵氧化物。采用干法刻蝕除去多余的無定形碳層7部分，從而形成柵極側墻7，所形成的側墻如圖3所示。

其次，在硅襯底表面、柵極及柵極側墻7表面淀積一氮化硅薄膜層8，并對氮化硅薄膜層8下的整個硅襯底進行漏/源粒子的注入，該結構的示意圖如圖4所示。在圖4中，由無定形碳制作的側墻7保護其下方硅襯底沒有粒子注入，圖中源/漏摻雜區的區域增大。