[發明專利]半導體裝置的制造方法

無效

• 申請號: 201210076842.6
• 申請日: 2012-03-21
• 公開（公告）號: CN102738069A
• 公開（公告）日: 2012-10-17
• 發明（設計）人: 中尾賢;原田宗生;飯田到;山口永司
• 申請（專利權）人: 東京毅力科創株式會社
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京林達劉知識產權代理事務所(普通合伙) 11277
• 代理人: 劉新宇;張會華

技術領域

本發明涉及半導體裝置的制造方法。

背景技術

近年來，半導體器件的高集成化得到發展。在水平面內配置高集成化的多個半導體器件并利用布線將這些半導體器件連接而形成產品時，布線長度增大，由此，有可能導致布線的電阻增大，且布線延遲增大。

因此，提出了使用將半導體器件三維層疊的三維集成技術的方法。在該三維集成技術中，提出了如下所述的方法：將預先形成有集成電路的基板分割成芯片，將通過在分割前進行的合格品判別試驗被確認為合格品的芯片篩選出來，層疊在其他基板上，安裝為三維層疊體(stacked?chip)。

通常，這樣的層疊芯片如下述這樣進行制造。(1)將切割帶或者研磨帶(back?grinding?tape)等粘合片從形成有半導體器件的器件形成面側粘附在形成有半導體器件的基板上。(2)對在器件形成面粘附有粘合片的基板從與器件形成面相反的一面、即基板的背面進行磨削而減薄到規定的厚度。(3)在粘附于粘合片的狀態下對減薄了的基板進行切割加工，分割成單個的芯片，將被分割成單個的芯片的芯片從粘合片取下，將取下的芯片層疊起來。

芯片的層疊是利用如下所述的方法實現的：利用鍍Sn、鍍Cu等方式使Sn、Cu成膜在形成于芯片的貫通電極上、在該貫通電極上配置焊錫球等，使芯片重疊之后，利用焊劑(flux)等在加熱裝置內進行還原，在焊錫熔點以上的氣氛下進行加壓接合。

在使用了這樣的三維集成技術的半導體裝置的制造方法中，對于配置于芯片并相互連接的貫通電極而言，需要較高的加工精度。另外，需要進行錫焊所使用的焊劑、用于在層疊狀態將芯片預定位的接合劑、粘合劑等處理。

專利文獻1：日本特開2010-287852公報

專利文獻2：日本特開2009-110995公報

專利文獻3：日本特開2006-286677公報

發明內容

這樣，在以往的半導體裝置的制造方法中存在這樣的問題：芯片的貫通電極需要較高的加工精度，并且，需要進行焊錫連接、芯片層疊所使用的材料的處理。本發明是為了解決該問題而做成的，其目的在于提供一種能夠易于實現在芯片上形成貫通電極、易于實現貫通電極相互間的連接的半導體裝置的制造方法。

為了解決上述問題，實施方式的半導體裝置的制造方法的特征在于，準備多個半導體基板，該半導體基板形成有用于貫通主表面間的貫通孔，并且在該貫通孔內填充有多孔質導體；以使被填充在上述貫通孔內的多孔質導體的位置對準的方式將上述多個半導體基板層疊起來；將含有顆粒狀導體的導體墨導入到層疊起來的上述多個半導體基板的上述多孔質導體中；對層疊起來的上述多個半導體基板進行燒制。

采用本發明，能夠提供能夠易于實現在芯片上形成貫通電極、易于實現貫通電極相互間的連接的半導體裝置的制造方法。

附圖說明

圖1A是半導體裝置的在實施方式的制造方法的工序中的剖視圖。

圖1B是半導體裝置的在實施方式的制造方法的工序中的剖視圖。

圖1C是半導體裝置的在實施方式的制造方法的工序中的剖視圖。

圖1D是半導體裝置的在實施方式的制造方法的工序中的剖視圖。

圖1E是半導體裝置的在實施方式的制造方法的工序中的剖視圖。

圖1F是半導體裝置的在實施方式的制造方法的工序中的剖視圖。

圖1G是半導體裝置的在實施方式的制造方法的工序中的剖視圖。

圖1H是半導體裝置的在實施方式的制造方法的工序中的剖視圖。

圖2是表示實施方式的制造方法的工序的流程圖。

圖3A是半導體裝置的在實施方式的制造方法的導通孔形成工序中的剖視圖。

圖3B是半導體裝置的在實施方式的制造方法的導通孔形成工序中的剖視圖。

圖3C是半導體裝置的在實施方式的制造方法的導通孔形成工序中的剖視圖。

圖3D是半導體裝置的在實施方式的制造方法的導通孔形成工序中的剖視圖。

圖3E是半導體裝置的在實施方式的制造方法的導通孔形成工序中的剖視圖。

圖3F是半導體裝置的在實施方式的制造方法的導通孔形成工序中的剖視圖。

圖3G是半導體裝置的在實施方式的制造方法的導通孔形成工序中的剖視圖。

圖4A是半導體裝置的在實施方式的制造方法的支承基板剝離工序中的剖視圖。

圖4B是半導體裝置的在實施方式的制造方法的支承基板剝離工序中的剖視圖。

圖4C是半導體裝置的在實施方式的制造方法的支承基板剝離工序中的剖視圖。