[發明專利]半導體器件

無效

• 申請號: 201210071400.2
• 申請日: 2012-03-16
• 公開（公告）號: CN103022098A
• 公開（公告）日: 2013-04-03
• 發明（設計）人: 大田剛志;三須伸一郎;新井雅俊
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L29/41
• 分類號: H01L29/41
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 陳萍

關聯申請

本申請享受以日本專利申請2011-206645號(申請日：2011年9月21日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

本發明的實施方式涉及半導體器件。

背景技術

具有如下半導體器件：具有使MOSFET(Metal?Oxide?SemiconductorField?Effect?Transistor)的柵電極、肖特基勢壘二極管的陽極電極等，在半導體區域的主面方向及深度方向上延伸的構造。在該半導體器件中，實質的動作區域在主面方向及深度方向上擴展，所以可以達成導通電阻的降低。另一方面，柵電極的厚度一定，若將用于得到期望的Vth(柵極導通電壓)的柵極絕緣膜薄膜化，則有時發生耐壓下降、電容增加的情形。在這樣的半導體器件中，期望耐壓的進一步提高及電容的進一步降低。

發明內容

本發明的實施方式提高半導體器件的耐壓，而且謀求電容的降低。

實施方式涉及的半導體器件具備襯底、第1導通部、第2導通部、半導體部、第1電極部、第2電極部、第1絕緣部和第2絕緣部。

第1導通部在與襯底的主面正交的第1方向上延伸設置。

第2導通部在第1方向上延伸，且沿著與第1方向正交的第2方向與第1導通部分離設置。

半導體部包括設在第1導通部和第2導通部之間、且基于第1雜質濃度的第1導電型的第1半導體區域。

第1電極部在第1導通部和第2導通部之間在第1方向上延伸而設置。

第2電極部在第1電極部和第2導通部之間在第1方向上延伸、且與第1電極部分離而設置。

第1絕緣部設置在第1電極部和半導體部之間，在第1電極部的邊界面的法線方向具有第1厚度。

第2絕緣部設置在第2電極部和半導體部之間，在第2電極部的邊界面的法線方向上具有比第1厚度還厚的第2厚度。

根據本發明的實施方式，可以提高半導體器件的耐壓，而且謀求電容的降低。

附圖說明

圖1是例示出第1的實施方式涉及的半導體器件的構成的示意性的立體圖。

圖2(a)～(b)是例示出剖面及電場強度分布的示意圖。

圖3(a)～圖8是例示出半導體器件的制造方法的示意性的立體圖。

圖9(a)～圖17(b)是對溝槽內構造的變化例進行說明的圖。

圖18(a)～(j)是說明溝槽內構造的制造方法(之一)的示意圖。

圖19(a)～(f)是說明溝槽內構造的制造方法(之二)的示意圖。

圖20(a)～(i)是說明溝槽內構造的制造方法(之三)的示意圖。

圖21(a)～(f)是說明溝槽內構造的制造方法(之四)的示意圖。

圖22(a)～(f)是說明溝槽內構造的制造方法(之五)的示意圖。

圖23(a)～(e)是說明溝槽內構造的制造方法(之六)的示意圖。

圖24(a)～(f)是說明溝槽內構造的制造方法(之七)的示意圖。

圖25(a)～(g)是說明溝槽內構造的制造方法(之八)的示意圖。

圖26是例示出第2的實施方式涉及的半導體器件的構成的示意性的立體圖。

圖27(a)～(b)是例示出剖面及電場強度分布的示意圖。

圖28～圖30是例示出半導體器件的制造方法的示意性的立體圖。

圖31(a)～圖32(b)是對半導體器件的變化例進行說明的圖。

圖33是說明第2電極部的其他例子的示意性的立體圖。

圖34是說明第1絕緣部的其他例子的示意性的立體圖。

圖35是例示出第3的實施方式涉及的半導體器件的構成的示意性的立體圖。

圖36(a)～圖42(b)是對溝槽內的構造的變化例進行說明的圖。

圖43(a)～(f)是說明溝槽內構造的制造方法的示意圖。

圖44(a)～(f)是說明溝槽內構造的制造方法的示意圖。

圖45是例示出第4的實施方式涉及的半導體器件的構成的示意性的立體圖。

圖46是說明第4的實施方式涉及的半導體器件的構成的示意性的平面圖。

圖47～圖49是例示出第4的實施方式涉及的半導體器件的其他構成的示意性的平面圖。

圖50是例示出其他電場緩和區域的示意性的立體圖。

圖51是示出參考例的示意性的立體圖。

具體實施方式

以下，根據附圖說明本發明的實施方式。