[發明專利]基于FPGA的流水浮點乘累加方法

有效

• 申請號: 201210069005.0
• 申請日: 2012-03-15
• 公開（公告）號: CN102629189A
• 公開（公告）日: 2012-08-08
• 發明（設計）人: 徐成;秦云川;張婷;肖雄仁;戚芳芳;周圣韜;文龍;李濤;張良;聶敏
• 申請（專利權）人: 湖南大學
• 主分類號: G06F7/52
• 分類號: G06F7/52;G06F9/38
• 代理公司: 湖南兆弘專利事務所 43008
• 代理人: 趙洪;周長清

技術領域

本發明主要涉及到嵌入式系統的設計領域，特指一種基于FPGA的流水浮點乘累加方法。

背景技術

計算機運算主要分兩種：定點運算和浮點運算。其中，定點運算主要是用于算術運算、邏輯運算、地址計算等，比如對定點整數和小數的運算、對邏輯數據的運算；浮點運算與定點運算相比，具有運算速度快、有效精度高、計數范圍寬等特點，因此其更適合運用在工程計算與科學計算中，它已成為計算機運算的重要方式。

當前浮點運算多數采用DSP芯片來實現運算功能，這樣可以簡化算法，精度也變得更高。但是在某些情況下必須采用專門的浮點運算處理器來實現浮點運算，這是由于浮點運算結構比較復雜，在系統對速度要求較高的情況下采用DSP芯片來實現浮點運算會增加系統的負擔并降低系統的速度，使得繼續采用DSP來實現浮點運算的優勢不再明顯。然而隨著FPGA技術的不斷成熟以及它所具有的高速、高集成、低成本、可在線編程等優點使FPGA廣泛應用于各科學領域。

乘累加(Multiply?Accumulate，MAC)是一個基本的數學運算，大型浮點數乘累加運算在DSP算法中有著舉足輕重的地位，廣泛的應用于圖像處理、統計分析、生物醫學等眾多領域。近年來，很多學者基于FPGA的特性來研究浮點乘累加的算法，但都是基于目前比較成熟復雜的算法進行優化與改進，雖然此種思路可以細微的優化、提升整個算法在FPGA上的性能，但是并沒有從業人員充分的利用知識產權核(Intellectual?Property，IP)來設計優化乘累加器。由于IP核是FPGA的開發商根據自身FPGA的工藝與設計進行功能與布線的優化，從某種程度上講已經達到較佳的性能，而且浮點運算的IP核全部都是基于流水線設計，為在此基礎上進行進一步的設計應用提供了很好的基礎。因此綜合分析、巧妙的運用IP核的特性設計出實現浮點乘累加的方法，可以更好的達到FPGA的速度與面積的優化和算法性能的提升。

發明內容

本發明要解決的技術問題就在于：針對現有技術存在的技術問題，本發明提供一種原理簡單、通用性好、可提高運算速度的基于FPGA的流水浮點乘累加方法。

為解決上述技術問題，本發明采用以下技術方案：

一種基于FPGA的流水浮點乘累加方法，其步驟為：

(1)輸入需要進行乘累加計算的數量M；

(2)將需要計算的M對32位二進制浮點數A、B依次輸入浮點乘法器進行乘法運算，直至完成所有M對數據的運算；同時，將浮點乘法器的乘積結果與第一浮點加法器自身的加法結果連續輸入到第一浮點加法器完成部分累加運算得到累加結果；

(3)將所述步驟(2)得到的累加結果中的最后N級流水線的數據輸入至第二浮點加法器中進行運算以得到整個乘累加過程的結果。

作為本發明的進一步改進：

所述步驟(2)中的執行流程為：

(2.1)根據浮點乘法計算的流水特性，將外部要計算的數據直接連續輸入到浮點乘法器中進行運算，并在乘積輸出流水線數據有效的時候使能第一浮點加法器的使能信號；

(2.2)根據浮點加法計算的流水特性，將浮點乘法器的結果作為第一浮點加法器的一個數據，而第一浮點加法器自身的輸出和作為另一個數據連續輸入，不斷完成加法的操作。

所述步驟(3)中第二浮點加法器采用加法樹，第二浮點加法器的流水線為7級，它的執行流程為：

(3.1)加法樹的第一級：分別將6個數據劃分為三組，在第1-3個周期輸入第二浮點加法器；由于流水線為7級，因此在第8、9、10個周期的時候分別輸出三組結果；

(3.2)加法樹的第二級：在第10和11個周期的時候分別將步驟(3.1)中的三個結果和之前剩下的一個數據組成兩組連續輸入到第二浮點加法器進行運算，分別在第17、18個周期的時候輸出兩個結果；

(3.3)最后在第19個周期的時候將步驟(3.2)中的兩個結果同時輸入第二浮點加法器完成加法樹的最后一級運算，在第26個周期的時候輸出最終的累加結果。

與現有技術相比，本發明的優點在于：

(1)本發明的浮點乘累加方法可以實現任意大小的乘法累加運算，不對數據有任何的約束與局限，能夠廣泛的應用于任何從簡單到復雜的數字信號處理算法中；