[發明專利]基于FPGA的流水浮點乘累加方法有效
| 申請號： | 201210069005.0 | 申請日： | 2012-03-15 |
| 公開（公告）號： | CN102629189A | 公開（公告）日： | 2012-08-08 |
| 發明（設計）人： | 徐成;秦云川;張婷;肖雄仁;戚芳芳;周圣韜;文龍;李濤;張良;聶敏 | 申請（專利權）人： | 湖南大學 |
| 主分類號： | G06F7/52 | 分類號： | G06F7/52;G06F9/38 |
| 代理公司： | 湖南兆弘專利事務所 43008 | 代理人： | 趙洪;周長清 |
| 地址： | 410082 湖南省長沙市岳*** | 國省代碼： | 湖南;43 |
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| 摘要： | |||
| 搜索關鍵詞： | 基于 fpga 流水 浮點 累加 方法 | ||
1.一種基于FPGA的流水浮點乘累加方法，其特征在于，步驟為：
(1)輸入需要進行乘累加計算的數量M；
(2)將需要計算的M對32位二進制浮點數A、B依次輸入浮點乘法器進行乘法運算，直至完成所有M對數據的運算；同時，將浮點乘法器的乘積結果與第一浮點加法器自身的加法結果連續輸入到第一浮點加法器完成部分累加運算得到累加結果；
(3)將所述步驟(2)得到的累加結果中的最后N級流水線的數據輸入至第二浮點加法器中進行運算以得到整個乘累加過程的結果。
2.根據權利要求1所述的基于FPGA的流水浮點乘累加方法，其特征在于，所述步驟(2)中的執行流程為：
(2.1)根據浮點乘法計算的流水特性，將外部要計算的數據直接連續輸入到浮點乘法器中進行運算，并在乘積輸出流水線數據有效的時候使能第一浮點加法器的使能信號；
(2.2)根據浮點加法計算的流水特性，將浮點乘法器的結果作為第一浮點加法器的一個數據，而第一浮點加法器自身的輸出和作為另一個數據連續輸入，不斷完成加法的操作。
3.根據權利要求1所述的基于FPGA的流水浮點乘累加方法，其特征在于，所述步驟(3)中第二浮點加法器采用加法樹，第二浮點加法器的流水線為7級，它的執行流程為：
(3.1)加法樹的第一級：分別將6個數據劃分為三組，在第1-3個周期輸入第二浮點加法器；由于流水線為7級，因此在第8、9、10個周期的時候分別輸出三組結果；
(3.2)加法樹的第二級：在第10和11個周期的時候分別將步驟(3.1)中的三個結果和之前剩下的一個數據組成兩組連續輸入到第二浮點加法器進行運算，分別在第17、18個周期的時候輸出兩個結果；
(3.3)最后在第19個周期的時候將步驟(3.2)中的兩個結果同時輸入第二浮點加法器完成加法樹的最后一級運算，在第26個周期的時候輸出最終的累加結果。
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