[發(fā)明專利]半導(dǎo)體器件側(cè)墻空洞層結(jié)構(gòu)及其制備方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210066525.6
• 申請(qǐng)日: 2012-03-14
• 公開(kāi)（公告）號(hào): CN102623343A
• 公開(kāi)（公告）日: 2012-08-01
• 發(fā)明（設(shè)計(jì)）人: 黃曉櫓
• 申請(qǐng)（專利權(quán)）人: 上海華力微電子有限公司
• 主分類號(hào): H01L21/336
• 分類號(hào): H01L21/336;H01L29/06
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 王敏杰

技術(shù)領(lǐng)域

本發(fā)明屬于半導(dǎo)體工藝領(lǐng)域，涉及一種半導(dǎo)體器件側(cè)墻結(jié)構(gòu)及其制備方法，尤其涉及一種半導(dǎo)體器件側(cè)墻空洞層結(jié)構(gòu)及其制備方法。

背景技術(shù)

短溝道效應(yīng)（Short?Channel?Effect）是CMOS器件溝道長(zhǎng)度縮小時(shí)常見(jiàn)的現(xiàn)象，它會(huì)造成閾值電壓漂移，源漏穿通、DIBL（?Drain?induction?barrier?lower，漏極感應(yīng)勢(shì)壘降低）（較高漏壓下）等特性，嚴(yán)重時(shí)會(huì)造成CMOS器件性能失效。

其原理可用電荷共享模型來(lái)解釋，即當(dāng)溝道變短時(shí)，源襯、漏襯PN結(jié)分享溝道耗盡區(qū)電荷與溝道總電荷的比例將增大，從而導(dǎo)致柵控能力下降。

但傳統(tǒng)的電荷共享模型未把器件源漏的邊緣電場(chǎng)通過(guò)側(cè)墻的電容耦合影響溝道的效應(yīng)考慮進(jìn)去，因?yàn)閭鹘y(tǒng)的SiO₂或者SiON介質(zhì)層較薄，這種效應(yīng)還不明顯。但當(dāng)采用高K材料的厚柵介質(zhì)層時(shí)，這種效應(yīng)將對(duì)器件影響變大，嚴(yán)重時(shí)會(huì)造成器件特性衰退。

在高K厚柵介質(zhì)層的器件中如何減小這種效應(yīng)，從理論分析可知有兩種方法：一是增大側(cè)墻的厚度，二是降低側(cè)墻的介電常數(shù)。前者不利于集成密度增大，后者是一種有效的辦法，可以減小側(cè)墻的耦合電容，從而減弱器件源漏的邊緣電場(chǎng)通過(guò)側(cè)墻的電容耦合影響溝道的效應(yīng)。

隨著器件尺寸的不斷減小，短溝道效應(yīng)越來(lái)越嚴(yán)重，為了克服短溝道效應(yīng)的影響，柵氧層需要采用高K材料的厚柵介質(zhì)層，這時(shí)，器件源漏的邊緣電場(chǎng)通過(guò)側(cè)墻的電容耦合效應(yīng)對(duì)溝道的影響會(huì)變大。同時(shí)，器件尺寸的不斷減小的同時(shí)，側(cè)墻的厚度也不斷減小，這時(shí)，接觸孔通過(guò)側(cè)墻的電容偶合影響柵極電勢(shì)的效應(yīng)會(huì)變大。

因此，本領(lǐng)域的技術(shù)人員致力于開(kāi)發(fā)一種能有效降低側(cè)墻材料的介電常數(shù)，從而減弱電容耦合影響溝道和柵極電勢(shì)，并能防止接觸孔短路問(wèn)題的半導(dǎo)體器件側(cè)墻結(jié)構(gòu)。

發(fā)明內(nèi)容

鑒于上述的現(xiàn)有技術(shù)中的問(wèn)題，本發(fā)明所要解決的技術(shù)問(wèn)題是現(xiàn)有的技術(shù)中缺乏有效的降低側(cè)墻材料的介電常數(shù)的側(cè)墻結(jié)構(gòu)。

本發(fā)明提供的一種半導(dǎo)體器件側(cè)墻空洞層結(jié)構(gòu)，包括半導(dǎo)體襯底、柵極、介質(zhì)層和接觸孔，所述柵極的外側(cè)設(shè)有空洞層，所述空洞層的外側(cè)設(shè)有外側(cè)墻層，所述空洞層和所述柵極和半導(dǎo)體襯底之間設(shè)有SiO₂層。

在本發(fā)明的一個(gè)較佳實(shí)施方式中，所述半導(dǎo)體襯底為硅襯底。

在本發(fā)明的另一較佳實(shí)施方式中，所述外側(cè)墻層的材料為SiO₂、Si₃N₄、SiON中的一種或者幾種的組合。

本發(fā)明還提供了半導(dǎo)體器件側(cè)墻空洞層結(jié)構(gòu)的制備方法，包括以下步驟：

步驟1，在設(shè)有柵極的半導(dǎo)體襯底上沉積一層無(wú)定形碳層；

步驟2，自對(duì)準(zhǔn)刻蝕形成無(wú)定形碳側(cè)墻；

步驟3，沉積外側(cè)墻層材料；

步驟4，自對(duì)準(zhǔn)刻蝕形成外側(cè)墻層，所述外側(cè)墻層封閉住無(wú)定形碳側(cè)墻；

步驟5，進(jìn)行源、漏極離子注入、高溫退火；

步驟6，沉積介質(zhì)層，隨后采用化學(xué)機(jī)械研磨至柵極頂部，并直至無(wú)定形碳側(cè)墻露出；

步驟7，進(jìn)行灰化處理將無(wú)定形碳側(cè)墻全部灰化干凈，并繼續(xù)灰化直至柵極和露出的硅表面形成一層SiO₂層；

步驟8，快速填充介質(zhì)層，使去除了無(wú)定形碳側(cè)墻的部分仍然保留著孔隙；

步驟9，進(jìn)行接觸孔工藝。

在本發(fā)明的另一較佳實(shí)施方式中，所述步驟1中的沉積采用化學(xué)氣相法沉積。

在本發(fā)明的另一較佳實(shí)施方式中，所述步驟1為先在設(shè)有柵極的半導(dǎo)體襯底上生長(zhǎng)或沉積一層SiO₂層，再沉積一層無(wú)定形碳層。

本發(fā)明的半導(dǎo)體器件側(cè)墻空洞層結(jié)構(gòu)結(jié)構(gòu)簡(jiǎn)單，方法簡(jiǎn)便易行，通過(guò)在側(cè)墻中引入空洞層和外側(cè)墻層，有效的降低側(cè)墻材料的介電常數(shù)，并防止了接觸孔短路。尤其是針對(duì)具有高K厚柵介質(zhì)層MOSFET和非揮發(fā)性存儲(chǔ)器單元，可以有效減弱器件源漏的邊緣電場(chǎng)通過(guò)側(cè)墻的電容耦合影響溝道的效應(yīng)和接觸孔通過(guò)側(cè)墻的電容偶合影響柵極電勢(shì)的效應(yīng)。

附圖說(shuō)明

圖1是本發(fā)明的實(shí)施例的結(jié)構(gòu)示意圖；

圖2是本發(fā)明的實(shí)施例的沉積無(wú)定形碳層的結(jié)構(gòu)示意圖；

圖3是本發(fā)明的實(shí)施例的形成無(wú)定形碳側(cè)墻結(jié)構(gòu)示意圖；

圖4是本發(fā)明的實(shí)施例的沉積外側(cè)墻層材料結(jié)構(gòu)示意圖；

圖5是本發(fā)明的實(shí)施例的形成外側(cè)墻層結(jié)構(gòu)示意圖；

圖6是本發(fā)明的實(shí)施例化學(xué)機(jī)械研磨層間介質(zhì)層后的結(jié)構(gòu)示意圖；