[發明專利]具有電阻電路的半導體裝置

有效

• 申請號: 201210063849.4
• 申請日: 2012-03-12
• 公開（公告）號: CN102683344A
• 公開（公告）日: 2012-09-19
• 發明（設計）人: 原田博文
• 申請（專利權）人: 精工電子有限公司
• 主分類號: H01L27/08
• 分類號: H01L27/08
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李輝;黃綸偉

技術領域

本發明涉及由在同一半導體襯底上具有電阻電路的半導體集成電路構成的半導體裝置。

背景技術

關于半導體集成電路中使用的電阻，會使用在單晶硅半導體襯底中注入導電類型與半導體襯底相反的雜質而得的擴散電阻、以及由注入雜質后的多晶硅構成的多晶硅電阻等。

圖2是以往的電阻電路中使用的電阻元件與絕緣柵場效應晶體管(以下簡稱為MISFET)組合后的截面圖。

MISFET?102由薄的柵氧化膜3、源/漏區4和柵極5構成，周圍由厚的分離用氧化膜2包圍。在它們之上形成中間絕緣膜8，經由接觸孔9通過金屬配線10進行電連接。

另外，電阻元件101由層疊在平坦的厚分離用氧化膜2上的多晶硅膜構成。

在構成電阻元件的多晶硅膜上形成有兩端的高濃度雜質區6和夾在中間的低濃度雜質區7。電阻元件的電阻值由以下因素確定：由高電阻的低濃度雜質區7的雜質濃度確定的電阻率、以及該區域的長度和寬度。高濃度雜質區6用于進行與金屬配線的歐姆(ohmic)連接。

在電阻元件101上形成中間絕緣膜8，經由接觸孔9通過金屬配線10進行電連接。并且，在同一襯底表面上，經由金屬配線串聯或并聯地連接多個圖2的電阻元件而形成半導體集成電路中使用的電阻電路。

形成在MISFET?102和電阻元件101上的中間絕緣膜8含硼或磷，通過850℃以上的熱處理而平坦化，減輕半導體集成電路內的膜圖案所導致的高低階差。另外，在形成了金屬配線之后，在其上設置氮化硅膜鈍化層11作為保護膜。

如上所述平坦化的中間絕緣膜8上設置的接觸孔根據其下面的結構而深度不同。在前面的例子中，設置在半導體襯底上的源/漏區上的中間絕緣膜最厚，電阻元件上的中間絕緣膜最薄。因此，在各自上形成接觸孔的情況下，源/漏區上的接觸孔最深，電阻元件上的接觸孔最淺。

在同時形成這兩者的接觸孔的情況下，中間絕緣膜薄的電阻元件上的接觸孔先開口，所以在源/漏區上的接觸孔完全開口之前，電阻元件上的接觸孔將會被過度地進行過蝕刻。因此，需要進行多晶硅膜的具有在該過蝕刻時接觸孔不會穿透電阻元件的余量的膜厚設定，或者需要對于蝕刻的耐受性。

作為解決這個問題的手段，例如提出了圖3、圖4那樣的方法。

在圖3中，為了提高過蝕刻耐受性，在厚的多晶硅16上形成有與金屬配線10連接的接觸孔9。另一方面，電阻元件本體由薄多晶硅7構成，厚多晶硅16和該薄多晶硅7經由在與金屬配線連接的接觸孔9之外設置的連通孔13進行連接。

另外，在圖4中，與圖3中的厚多晶硅相應的部分被替換為形成于半導體襯底上的雜質擴散區域17。從而，同樣地，電阻元件本體由薄多晶硅7構成，雜質擴散區域17和該薄多晶硅7經由在與金屬配線10連接的接觸孔9之外設置的連通孔13進行連接。

例如專利文獻1公開了這樣的提供多晶硅電阻的方法。

專利文獻1：日本特開平09-051072號公報

關于以往的電阻元件的制作，存在以下的問題。

例如在采用多晶硅電阻的情況下，有時期望多晶硅膜的薄膜化，以提高電阻值的精度或者提高電阻。特別是近年來隨著裝置的功能增強，層疊膜厚的控制性得以提高，因此，薄膜的實現變得容易。但是，由于存在上述的薄膜的過蝕刻耐受性的問題，難以在半導體集成電路中利用由以下的薄膜構成的電阻元件。

除了圖3、圖4的方法，為了實現薄膜的電阻元件，還有將各自的接觸蝕刻掩模以及蝕刻工序分開來形成的方法。但是，該方法存在由于增加了掩模工序而導致成本上升的問題。另外，在形成了一方的接觸孔之后形成另一方的接觸孔時，需要在最先形成的接觸孔開口的狀態下進行光刻工序，可能導致污染或異物附著等而降低品質。

發明內容

本發明為了解決上述問題，采用如下結構。

即，本發明的具有電阻電路的半導體裝置的特征在于具有：由第一薄膜構成的電阻元件；形成在所述電阻元件上的第二薄膜；形成在所述第二薄膜上的中間絕緣膜；設置在所述中間絕緣膜中的、所述電阻元件上的接觸孔，其貫通所述第二薄膜，深度達到所述第一薄膜；形成在所述接觸孔上的金屬配線。

或者，本發明的具有電阻電路的半導體裝置的特征在于，所述第二薄膜位于所述第一薄膜上，且平面形狀與由所述第一薄膜構成的電阻元件相同。

或者，本發明的具有電阻電路的半導體裝置的特征在于，所述第二薄膜位于所述第一薄膜上，形成在包含所述接觸孔在內的分開的區域中。