[發明專利]用于微電子和微系統的結構的制造方法

無效

• 申請號: 201210058695.X
• 申請日: 2005-09-27
• 公開（公告）號: CN102637626A
• 公開（公告）日: 2012-08-15
• 發明（設計）人: 貝爾納·阿斯帕爾
• 申請（專利權）人: S.O.I.泰克絕緣體硅技術公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;B81C1/00
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 余剛;吳孟秋

本申請是于2005年9月27日提交的、申請號為200580033080.X(PCT/EP2005/054854)、發明名稱為“用于微電子和微系統的新結構以及制造方法”的發明申請的分案申請。

技術領域

本發明涉及用于半導體器件或MEMS類型裝置，具體為SOI裝置或SOI類型裝置的新結構的制造。

背景技術

許多MEMS(微機電系統)微系統是使用SOI(絕緣層上覆硅)材料制成的，其中SOI材料具體可用于獲得懸浮在空腔上方的單晶硅膜。

SOI類型材料是包括表面層2的結構，該表面層由位于絕緣層4(通常為二氧化硅)上的單晶硅制成(圖1)。例如，通過將表面被氧化的硅晶片6通過分子鍵合方式與另一個硅晶片組合在一起，來獲得這些結構。

這種組合過程包括：對兩個晶片進行表面處理的步驟；使晶片接觸的步驟；以及熱處理步驟。傳統上，該熱處理在通常為900℃至1250℃之間的溫度下進行，持續2小時。

之后，對這兩個晶片中的至少一個進行打薄(thin)，在絕緣層4上留下較薄的半導體層2。

有時需要例如由單晶硅制成的薄懸浮膜，來制造一些微系統。

器件制造商經常使用SOI材料的晶片來獲得這種膜。他們使用表面層作為有源層(活性層)來制造裝置，且使用隱埋氧化物(buried?oxide)層作為犧牲層。

例如，在表面硅2中形成開口12，使得可以對隱埋氧化物層4進行蝕刻(圖2A)。

該隱埋氧化物通常被化學蝕刻(例如用HF)，這導致在層4中形成空腔14(圖2B)。

之后，孔12可保持打開或例如通過材料(例如，硅)的沉積可被再次封閉(圖2C)。因而，結果是在層2中形成懸浮膜16，并且在該懸浮膜上或懸浮膜中可形成微系統18(圖2D)。

控制掩埋層的蝕刻通常是困難的。具體地，在化學蝕刻過程中可能出現問題，蝕刻液可能作為溫度或pH值的函數而改變，這導致難以控制蝕刻孔及其尺寸。

伴隨該技術出現的另一個問題是，不可能在層2的平面中從開口12形成的圓形孔開始制作任意形狀的空腔，例如正方形、矩形或多邊形的空腔。

化學蝕刻基本上是各向同性的，并且圍繞由開口12限定的中心孔同心地進行。

為了獲得類似于矩形的不定形狀，可嘗試使用多個孔12，但是進而極難獲得直角。

因此，出現的問題是，需要發現一種用于制造懸浮膜以及空腔(尤其是通過使用SOI晶片的技術)的新工藝。

還出現的相同問題是，需要在空腔上方制造由壓電材料、熱電材料、或磁性材料制成的膜。

出現的另一個問題是，需要能夠在一種結構中制成懸浮空腔或膜，所述結構包括可能為半導體的表面層(但是所述表面層也可為壓電類型、熱電類型或磁性類型的)、掩埋層、以及支架或用作支架的底層。

出現的另一個問題是，產生空腔之后所形成的組件需要機械穩定性。

因此，出現的問題是，需要發現以下類型的新結構以及機械加固所述結構的方法(means)，所述新結構包括表面層(其可能為半導體層，但是也可為壓電類型、熱電類型或磁性類型的)、掩埋層以及支架或用作支架的底層。

發明內容

本發明可用于制造一種結構，該結構包括表面層(其具體可為半導體的、或壓電類型、熱電類型或磁性類型的)、包含至少一個任意形狀空腔的掩埋層、以及支架或用作支架的底層。

本發明涉及用于制造包括表面層、至少一個掩埋層、以及支架的結構的方法，該方法包括：

-在第一支架上制造第一結構的第一步驟，所述第一結構包括具有由第一材料制成的第一區域以及包括空腔的至少一個第二區域的第一層，所述空腔填充有第二材料，所述第二材料的蝕刻速率高于或低于所述第一材料的蝕刻速率；

-之后形成所述掩埋層以及形成所述表面層的第二步驟，所述掩埋層由所述第一層形成，所述表面層通過所述第一結構與第二支架的組合而形成。

因此，在表面層形成之前，具有較高蝕刻速率的材料所構成的區域的形狀被限定為，使得該形狀可隨意選擇，因而，掩埋層中空腔在該材料(其具有較高蝕刻速率)的隨后蝕刻過程中所具有的形狀可被預先確定。

這在形狀的選擇上提供了良好的靈活性，并且放寬了待蝕刻的層或區域的蝕刻條件，或減少了對這些條件的依賴性。

由第一材料制成的掩埋層包括由至少一種第二材料構成的至少一個區域，該第二材料被優選地選擇為，該材料與第一材料在隨后蝕刻過程中的特性是不同的；且其蝕刻速率不同于第一材料的蝕刻速率。