[發明專利]一種SRAM位線漏電流補償電路

無效

• 申請號: 201210052508.7
• 申請日: 2012-03-02
• 公開（公告）號: CN102592661A
• 公開（公告）日: 2012-07-18
• 發明（設計）人: 譚守標;吳秀龍;柏娜;李正平;孟堅;陳軍寧;徐超;高珊;李瑞興
• 申請（專利權）人: 安徽大學
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 奚幼堅

技術領域

本發明涉及一種SRAM位線漏電流補償電路，屬于集成電路設計技術領域。?

背景技術

在如今的SRAM（靜態隨機存儲器）應用中，越來越多的問題會隨著技術的不斷進步而不斷凸顯出來。其中一個重要的問題就是SRAM中的漏電流會隨著器件閾值電壓的不斷減小而呈指數級不斷增大。雖然漏電流在SRAM電路中的存在不可避免，但是過大的漏電流對SRAM的影響卻是不能被忽略的，當SRAM電路中存在較大的位線漏電流時，會造成兩根位線間的電壓差的減小從而會導致后續電路無法正確識別信號，特別是過大的位線漏電流會對SRAM的正常讀操作產生不可忽視的影響，因為它的存在會嚴重干擾后續電路SA對信號的正確識別。因此，當SRAM的位線上存在較大位線漏電流時，就必須采取措施以消除位線漏電流對SRAM電路的不利影響，從而增強電路的穩定性。

對于位線上存在較大漏電流的問題，K.?Agawa,?H.?Hara,?T.?Takayanagi,?and?T.?Kuroda在2001的一篇名為《A?Bitline?Leakage?Compensation?Scheme?for?Low-Voltage?SRAMs》的JSSC的文章中闡明了其所提出的位線漏電流補償電路，雖然該種結構的補償電路在理論上可以實現位線漏電流的補償目的，消除電路中存在較大漏電流時對SRAM電路造成的不利影響，但是由于其采用的是預先檢測漏電流然后全部補償的漏電流補償方式，故而在實際的電路實現中可能會存在SRAM性能出現下降的問題。

發明內容

本發明的目的是通過增加輔助電路對存在較大位線漏電流的SRAM電路進行補償，從而消除電路中較大位線漏電流對電路所產生的不利影響。

為實現上述目的，本發明所采用的技術方案如下：?

一種SRAM位線漏電流補償電路，其特征是，該電路作為SRAM電路的輔助電路，設有兩個完全相同的補償電路共同實現對SRAM電路（主電路）的輔助補償。每個補償電路包括五個PMOS管P1~P5和六個NMOS管N1~N6；PMOS管P1~P5的源端均分別與各自的體端連接并連接電源電壓VDD，NMOS管N1~N6的體端均連接電源地VSS，NMOS管N1的源端、NMOS管N2的源端、NMOS管N6的源端均分別與各自的體端連接，?PMOS管P1的漏端連接NMOS管N1的漏端，PMOS管P1的柵端與PMOS管P2的柵端及漏端、PMOS管P3的漏端以及NMOS管N3的漏端連接在一起，PMOS管P3的柵端與PMOS管P4的柵端及漏端、PMOS管P5的柵端以及NMOS管N4的漏端連接在一起，PMOS管P5的漏端與NMOS管N1的柵端、NMOS管N2的柵端及漏端以及NMOS管N5的漏端連接在一起，NMOS管N5的源端與NMOS管N6的漏端、NMOS管N3的源端以及NMOS管N4的源端連接在一起，NMOS管N6的柵端與外接控制信號連接；一個補償電路中的NMOS管N4的柵端及NMOS管N1的漏端分別與另一個補償電路中的NMOS管N1的漏端及NMOS管N4的柵端連接后，分別與SRAM電路的兩根位線連接。

本發明的優點及顯著效果：本發明電路作為SRAM電路的輔助電路，采用的位線漏電流補償電路完全放棄了現有技術的那種補償機制，通過在正常工作狀態下檢測SRAM電路中兩根位線上的電位變化率的變化情況，能夠自動讓SRAM電路中放電較慢的一端位線信號放電更慢，讓SRAM電路中放電較快的一端位線信號放電更快，從而消除SRAM位線上較大漏電流對主電路的不利影響，為后續電路信號的正確識別提供幫助。

附圖說明

圖?1?是本發明的補償電路原理圖（兩個相同電路中的一個）；

圖?2?是用于模擬SRAM中存在較大位線漏電流的電路模型；

圖?3?是用于分析本發明的簡化電路模型；

圖?4?是將本發明電路放入圖2的電路模型后的總電路原理圖；

圖?5?是未加位線漏電流補償電路的信號仿真波形圖；

圖?6?是放入位線漏電流補償電路的信號仿真波形圖。

具體實施方式