[發明專利]存儲器電路及其控制方法

有效

• 申請號: 201210050799.6
• 申請日: 2012-03-01
• 公開（公告）號: CN102760475A
• 公開（公告）日: 2012-10-31
• 發明（設計）人: 卡洛兒·瑪祖德;斯科特·伊·史密斯
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C7/22
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 馮志云;呂俊清

技術領域

本發明關于一種存儲器電路(memory?circuit)，特別關于一種存儲器電路的芯片端接操作。

背景技術

在一在線傳輸的傳播中，當電子信號到達傳輸線的末端，電子信號會被反射回來。該信號反射會產生噪聲因此降低了信號完整性。在低頻的應用中，該傳輸線和介于線間的互連可以被認為是一集總電路，所以此信號反射可以被忽略。然而，在高頻的應用中，當信號完整性變為極重要時，該信號反射問題將會變得很嚴重。據此，一傳輸線的阻抗匹配或一電子信號的端接可以被用來減少該信號反射。有許多種信號端接技術可以被使用。在這些信號端接技術中，該芯片端接(ODT)技術常被使用于存儲器電路中。

芯片端接允許該傳輸線的阻抗匹配的端接電阻，寧可放置于芯片電路之內，也不愿放置于一印刷電路板上。因此，芯片端接技術表現出許多優點，例如，由于避免使用外部電阻，可減少電路板空間的使用，且通過端接電阻接近于該存儲裝置的輸入端，可改善信號的完整性。

芯片端接的操作通過一內存電路所提供的芯片端接信號所控制。圖1顯示一傳統存儲器電路的功能方塊圖。如圖1所示，該存儲器電路100包含一延遲鎖相回路(DLL)模塊101，一時脈驅動器(clock?driver)102，一芯片端接計數器103和多個輸入/輸出(I/O)緩沖區104。該延遲鎖相回路模塊101經配置以根據由一時脈輸入緩沖區150所接收的一外部時脈信號以提供一根時脈信號。該時脈驅動器102經配置以根據該根時脈信號經由一時脈樹120到該多個輸入/輸出緩沖區104以提供一系統時脈信號。該芯片端接計數器103經配置以根據由一芯片端接輸入緩沖區160接收的一外部芯片端接信號，且該根時脈信號經由一芯片端接樹130接到該多個輸入/輸出緩沖區104以提供一系統芯片端接信號。

圖2為圖1的存儲器電路的芯片端接操作的一時序圖存儲器電路芯片。如圖2所示，一外部時脈信號和一外部芯片端接信號提供給該存儲器電路100。根據該外部時脈信號產生該根時脈信號。根據該根時脈信號和該外部芯片端接信號產生該系統時脈信號。在該時脈樹120的末端，各輸入/輸出緩沖區接收到該系統時脈信號和該系統芯片端接信號，其中該系統時脈信號通過允許該系統芯片端接信號通過與否來控制該時脈。換言之，該最終芯片端接時脈信息由每組多個輸入/輸出緩沖區104所產生。如圖2所示，在該時脈樹120上的該系統時脈信號在該芯片端接操作過程中連續的切換，因此該存儲器電路100消耗很多功率，這不是該存儲器電路應用所樂見的。

發明內容

本發明提供一種存儲器電路及其控制方法，其中在該芯片端接操作期間，為了減少該存儲器電路的功率消耗，本發明提供的存儲器電路及其控制方法的實施例，可以停止該系統時脈信號的切換。當該系統時脈信號沒有切換時，在該芯片端接操作中該存儲器電路的功率消耗可以被顯著的降低。

本發明的存儲器電路的一實施例包含一時脈驅動器和一芯片端接定時器。該時脈驅動器經配置以當該存儲器電路在該讀取模式時，基于一根時脈信號以提供一系統時脈信號，且經配置以當該存儲器電路不在該讀取模式時以停止提供該系統時脈信號。該芯片端接定時器經配置以當該存儲器電路不在該讀取模式時提供一系統芯片端接信號，其中該系統芯片端接信號的該轉換邊緣對齊于該根時脈信號的該轉換邊緣。

本發明的存儲器電路的另一實施例包含一延遲鎖相回路模塊、一時脈驅動器、一芯片端接計數器和一芯片端接定時器。該延遲鎖相回路經配置以根據一外部時脈信號以提供一根時脈信號。該時脈驅動器經配置以當該存儲器電路在一讀取模式時，根據該根時脈信號以提供一系統時脈信號，且經配置以當該存儲器電路不在該讀取模式時以停止提供該系統時脈信號。該芯片端接計數器經配置以當該存儲器電路不在該讀取模式，根據一外部芯片端接信號和該根時脈信號以提供一根芯片端接信號。該芯片端接定時器經配置以當該存儲器電路不在該讀取模式，基于該根芯片端接信號以提供一系統芯片端接信號。

本發明的存儲器電路的另一實施例包含一時脈樹和一芯片端接樹。該時脈樹經配置以承載一系統時脈到多個輸入/輸出緩沖區，其中當該存儲器電路在該讀取模式時切換該系統時脈信號，且當該存儲器電路不在該讀取模式時停止切換該系統時脈信號。該芯片端接樹經配置以承載一系統芯片端接信號到該多個輸入/輸出緩沖區，其中當該存儲器電路不在該讀取模式時切換該系統芯片端接信號。