[發明專利]存儲器電路及其控制方法

有效

• 申請號: 201210050799.6
• 申請日: 2012-03-01
• 公開（公告）號: CN102760475A
• 公開（公告）日: 2012-10-31
• 發明（設計）人: 卡洛兒·瑪祖德;斯科特·伊·史密斯
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C7/22
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 馮志云;呂俊清

1.一種存儲器電路，包含：

一時脈驅動器(302)，經配置以當該存儲器電路(300)在一讀取模式時根據一根時脈信號以提供一系統時脈信號，且經配置以當該存儲器電路(300)不在該讀取模式時停止提供該系統時脈信號；以及

一芯片端接定時器(304)，經配置以當該存儲器電路(300)不在該讀取模式時提供一系統芯片端接信號，其中該系統芯片端接信號的轉換邊緣對齊于該根時脈信號的轉換邊緣。

2.根據權利要求1所述的存儲器電路，進一步包含多個輸入/輸出緩沖區(305)，經配置以接收該系統頻率信號和該系統芯片端接信號。

3.根據權利要求2所述的存儲器電路，其中各輸入/輸出緩沖區(305)包含：

一第一鎖存器(501)，經配置以當該系統頻率信號為高位準時，鎖存該系統芯片端接信號的上升邊緣；以及

一第二鎖存器(502)，經配置以當該系統頻率信號為低位準時，鎖存該系統芯片端接信號的下降邊緣。

4.根據權利要求2所述的存儲器電路，其中從該芯片端接定時器(304)到該多個輸入/輸出緩沖區(305)的信號傳播時間經配置以匹配從該時脈驅動器(302)到該多個輸入/輸出緩沖區(305)的信號傳播時間。

5.一種存儲器電路，包含：

一延遲鎖相回路模塊(301)，經配置以根據一外部時脈信號提供一根時脈信號；

一時脈驅動器(302)，經配置以當該存儲器電路(300)在一讀取模式時，根據該根時脈信號提供一系統時脈信號，且經配置以當該存儲器電路(300)不在該讀取模式時停止提供該系統時脈信號；

一芯片端接計數器(303)，經配置以當該存儲器電路(300)不在該讀取模式時，根據一外部芯片端接信號和該根時脈信號提供一根芯片端接信號；以及

一芯片端接定時器(304)，經配置以當該存儲器電路不在該讀取模式時，根據該根芯片端接信號和該根系統時脈信號提供一系統芯片端接信號。

6.根據權利要求5所述的存儲器電路，進一步包含多個輸入/輸出緩沖區(305)，經配置以獲取該系統時脈信號和該系統芯片端接信號。

7.根據權利要求6所述的存儲器電路，其中各輸入/輸出緩沖區(305)包含：

一第一鎖存器(501)，經配置以當該系統時脈信號是高位準時鎖存該系統芯片端接信號的上升邊緣；以及

一第二鎖存器(502)，經配置以當該系統時脈信號是低位準時，鎖存該系統芯片端接信號的下降邊緣。

8.根據權利要求6所述的存儲器電路，其中從該芯片端接定時器(304)到該多個輸入/輸出緩沖區(305)的該信號傳播時間，經配置以匹配從該時脈驅動器到該多個輸入/輸出緩沖區(305)的信號傳播時間。

9.一種存儲器電路，包含：

一時脈樹(320)，經配置以承載一系統時脈信號到該多個輸入/輸出緩沖區(305)，其中當該存儲器電路在該讀取模式時，切換該系統時脈信號，且當該內存線路不在該讀取模式時，停止切換該系統時脈信號；；以及

一芯片端接樹(330)經配置以承載一系統芯片端接信號至該多個輸入/輸出緩沖區(305)，其中當該存儲器電路(300)不在該讀取模式時，切換該系統芯片端接信號。

10.根據權利要求9所述的存儲器電路，其中各輸入/輸出緩沖區(305)包含當該系統時脈信號為高位準時，一第一鎖存器(501)經配置以鎖存該系統芯片端接信號的上升邊緣，且當該系統時脈信號為低時，一第二鎖存器(502)經配置以鎖存該系統芯片端接信號的下降邊緣。

11.根據權利要求9所述的存儲器電路，

其中從該時脈樹(320)枝根部到該時脈樹(320)的末端的信號傳播時間經配置以匹配從該芯片端接樹(330)的根部到該芯片端接樹(330)的末端的信號傳播時間。

12.一種存儲器電路控制的方法，包含下列步驟：

當該內存線路在該讀取模式時，根據該根時脈信號提供該系統時脈信號(602)；以及

當該存儲器電路(300)不在該讀取模式時，提供具有根時脈信號的轉換邊緣對齊的該系統芯片端接信號，并且暫停提供該系統時脈信號的步驟(603)。

13.根據權利要求12所述的方法，進一步包含下列步驟：

提供該系統時脈信號和該系統芯片端接信號到該多個輸入/輸出緩沖區(305)。