[發(fā)明專利]半導(dǎo)體器件

有效

• 申請?zhí)枺?/td>: 201210047806.7
• 申請日: 2012-02-28
• 公開（公告）號: CN102655024A
• 公開（公告）日: 2012-09-05
• 發(fā)明（設(shè)計）人: 田中信二;藪內(nèi)誠;良田雄太
• 申請（專利權(quán)）人: 瑞薩電子株式會社
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 廣州三環(huán)專利代理有限公司 44202
• 代理人: 溫旭;郝傳鑫

相關(guān)申請的交叉引用

2011年3月4日提交的日本專利申請第2011-48053號所公開全部內(nèi)容(包括說明書、附圖和摘要)在此通過引用并入本文。

背景技術(shù)

本發(fā)明涉及半導(dǎo)體器件，尤其涉及當(dāng)應(yīng)用于裝配有諸如SRAM之類的存儲器的半導(dǎo)體器件時有效的技術(shù)。

例如，專利文獻(xiàn)1公開了一種半導(dǎo)體存儲器件，所述半導(dǎo)體存儲器件使用裝配有多個虛擬單元的虛擬電路來產(chǎn)生讀出放大器使能信號。專利文獻(xiàn)2公開了在單一位線系統(tǒng)的半導(dǎo)體存儲器件中，所述半導(dǎo)體存儲器件被配置成使與該位線副本耦合的存儲單元晶體管副本的柵極長度設(shè)置得比存儲單元晶體管正本的柵極長度更長，在所述單一位線系統(tǒng)中，讀操作時序是由位線副本的操作決定的。專利文獻(xiàn)3公開了一種半導(dǎo)體集成電路器件，所述半導(dǎo)體集成電路器件裝配有第一位線副本和第二位線副本，所述第一位線副本和所述第二位線副本分別耦合至存儲單元副本，并且所述半導(dǎo)體集成電路器件裝配有將所述第一位線副本的輸出信號輸入至所述第二位線副本的反相器電路，并且所述半導(dǎo)體集成電路器件通過使用分離的位線副本來生成讀出放大器使能信號。

(專利文獻(xiàn))

(專利文獻(xiàn)1)日本專利第2004-95058號公報

(專利文獻(xiàn)2)日本專利第2006-31752號公報

(專利文獻(xiàn)3)日本專利第2010-165415號公報

發(fā)明內(nèi)容

近年來，隨著半導(dǎo)體器件的幾何尺寸越來越精細(xì)，MOS晶體管之間的變化已成為重要的課題。因此，例如，在包含于半導(dǎo)體器件中的存儲器(典型地為SRAM(靜態(tài)隨機(jī)存取存儲器)組件)中，考慮到SRAM存儲單元中的變化而執(zhí)行時序設(shè)計變得重要。如專利文獻(xiàn)1至專利文獻(xiàn)3所公開的，這樣的時序設(shè)計方法中的一種方法是在讀取時使用虛擬存儲單元(存儲單元副本)和虛設(shè)位線(位線副本)設(shè)置讀出放大器的啟動時序的方法。

但是，在使用這種虛擬存儲單元等等的方法中，由于虛擬存儲單元本身的工藝波動等，可能無法使讀出放大器的啟動時序達(dá)到最優(yōu)。換言之，大多數(shù)情況下虛擬存儲單元由與正本存儲單元相同的工藝尺寸形成，所述正本存儲單元以非常小的工藝尺寸形成；因此，易于發(fā)生這樣的工藝波動。例如，當(dāng)工藝波動發(fā)生在多個耦合至虛設(shè)位線的虛擬存儲單元中時，驅(qū)動所述虛設(shè)位線的時序?qū)τ诟鱾€虛擬存儲單元是不同的。因此，這可能會出現(xiàn)讀出放大器的啟動時序太早或太晚的情況。

本發(fā)明根據(jù)上述情況做出，并且本發(fā)明的一個目的為使裝配有存儲器的半導(dǎo)體器件中的操作時序的變化減少。通過本發(fā)明的說明書以及附圖的描述，上述目的和其他目的以及新特征將變得清晰。

下面簡要地解釋本申請公開的發(fā)明中典型實施方式的概況。

根據(jù)本發(fā)明的半導(dǎo)體器件包括：沿第一方向延伸的多個字線；沿與第一方向相交的第二方向延伸的多個位線；以及布置在所述字線與所述位線相交處的多個存儲單元，所述多個存儲單元配置有包括第一MIS晶體管在內(nèi)的電路。

根據(jù)本發(fā)明的半導(dǎo)體器件還包括：讀出放大器電路，所述讀出放大器電路能夠響應(yīng)于使能信號，通過所述多個位線中的一個位線將讀取自所述多個存儲單元中的一個存儲單元的信號放大；控制電路，所述控制電路能夠響應(yīng)于所述多個存儲單元的存取指令產(chǎn)生第一信號；以及，時序調(diào)整電路，所述時序調(diào)整電路能夠接收輸入的第一信號，并通過延遲所述第一信號來產(chǎn)生作為所述使能信號來源的第二信號。

所述時序調(diào)整電路包括：第一布線，所述第一布線與所述多個位線并排布置并且形成至少一個雙向布線，并且所述第一布線能夠在一端接收傳輸?shù)牡谝恍盘柷逸敵鰜碜粤硪欢说牡诙盘枺灰约柏?fù)載電路，所述負(fù)載電路包括多個耦合至所述第一布線的第二MIS晶體管。

所述第一布線包括用作向外布線的第一虛設(shè)位線和用作返向布線的第二虛設(shè)位線，并且所述多個第二MIS晶體管分別設(shè)置有第一虛設(shè)位線和第二虛設(shè)位線。

下面簡要地解釋本申請公開的本發(fā)明典型實施方式獲得的效果。換言之，在設(shè)置有存儲器的半導(dǎo)體器件中，使操作時序的變化減少是可能的。

附圖說明

圖1為簡要圖示根據(jù)本發(fā)明實施方式1的包含于半導(dǎo)體器件中的存儲器的配置實例的框圖；

圖2為圖1所示的存儲器中各存儲單元的配置實例的電路圖；

圖3為簡要圖示圖1所示存儲器的操作實例的波形圖；

圖4為圖示根據(jù)本發(fā)明實施方式1的整個半導(dǎo)體器件的概要結(jié)構(gòu)實例的框圖；