[發(fā)明專(zhuān)利]半導(dǎo)體器件

有效

• 申請(qǐng)?zhí)枺?/td>: 201210047806.7
• 申請(qǐng)日: 2012-02-28
• 公開(kāi)（公告）號(hào): CN102655024A
• 公開(kāi)（公告）日: 2012-09-05
• 發(fā)明（設(shè)計(jì)）人: 田中信二;藪內(nèi)誠(chéng);良田雄太
• 申請(qǐng)（專(zhuān)利權(quán)）人: 瑞薩電子株式會(huì)社
• 主分類(lèi)號(hào): G11C11/413
• 分類(lèi)號(hào): G11C11/413
• 代理公司: 廣州三環(huán)專(zhuān)利代理有限公司 44202
• 代理人: 溫旭;郝傳鑫

1.一種半導(dǎo)體器件，所述半導(dǎo)體器件包括：

多個(gè)字線，所述多個(gè)字線沿第一方向延伸；

多個(gè)位線，所述多個(gè)位線沿與所述第一方向相交的第二方向延伸；

多個(gè)存儲(chǔ)單元，所述多個(gè)存儲(chǔ)單元布置在所述位線與所述字線相交處，并且配置有包括第一MIS晶體管在內(nèi)的電路；

讀出放大器電路，所述讀出放大器電路可操作為響應(yīng)于使能信號(hào)，通過(guò)所述多個(gè)位線中的一個(gè)位線放大讀取自所述存儲(chǔ)單元中的一個(gè)存儲(chǔ)單元的信號(hào)；

控制電路，所述控制電路可操作為響應(yīng)于所述存儲(chǔ)單元的存取指令產(chǎn)生第一信號(hào)；以及

時(shí)序調(diào)整電路，所述時(shí)序調(diào)整電路可操作為接收輸入的第一信號(hào)并且通過(guò)延遲所述第一信號(hào)產(chǎn)生作為所述使能信號(hào)來(lái)源的第二信號(hào)，

其中，所述時(shí)序調(diào)整電路包括：

第一布線，所述第一布線與所述位線并排布置并且形成至少一個(gè)雙向布線，并且所述第一布線可操作為在一端接收傳輸?shù)牡谝恍盘?hào)并且從另一端輸出所述第二信號(hào)；以及

負(fù)載電路，所述負(fù)載電路包括耦合至所述第一布線的多個(gè)第二MIS晶體管，

其中，所述第一布線包括用作向外布線的第一虛設(shè)位線和用作返向布線的第二虛設(shè)位線，并且

其中，所述第二MIS晶體管被分別提供至所述第一虛設(shè)位線和所述第二虛設(shè)位線。

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，

其中，所述第二MIS晶體管的柵極長(zhǎng)度比所述第一MIS晶體管的柵極長(zhǎng)度長(zhǎng)。

3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，所述半導(dǎo)體器件還包括：

字線驅(qū)動(dòng)電路，所述字線驅(qū)動(dòng)電路包括第三MIS晶體管并且可操作為驅(qū)動(dòng)所述字線，

其中，所述第二MIS晶體管的柵極長(zhǎng)度比所述第三MIS晶體管的柵極長(zhǎng)度長(zhǎng)。

4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，

其中，所述第二MIS晶體管中的一部分MIS晶體管的源極和漏極均耦合至所述第一虛設(shè)位線，并且第二MIS晶體管中的其余部分MIS晶體管的源極和漏極均耦合至所述第二虛設(shè)位線。

5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，

其中，所述第二MIS晶體管的中一部分MIS晶體管的源極和漏極之一耦合至所述第一虛設(shè)位線，并且第二MIS晶體管的中其余部分MIS晶體管的源極和漏極之一耦合至所述第二虛設(shè)位線。

6.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，

其中，提供給所述第二MIS晶體管的柵極的電壓是使所述第二MIS晶體管截止的電壓。

7.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，

其中，提供給所述第二MIS晶體管的柵極的電壓是使所述第二MIS晶體管導(dǎo)通的電壓。

8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，

其中，所述第一虛設(shè)位線耦合至單級(jí)或多級(jí)第一反相器電路的輸出，所述第一反相器電路可操作為輸入所述第一信號(hào)，

其中，將從所述第一虛設(shè)位線的輸出終端傳輸?shù)男盘?hào)在所述第二虛設(shè)位線的輸入終端處提供給所述第二虛設(shè)位線，并且

其中，所述半導(dǎo)體器件還包括單級(jí)或多級(jí)第二反相器電路，所述第二反相器電路可操作為向來(lái)自所述第二虛設(shè)位線的輸出終端輸入信號(hào)并且輸出所述第二信號(hào)。

9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，所述半導(dǎo)體器件還包括：

單級(jí)或多級(jí)第三反相器電路，所述單級(jí)或多級(jí)第三反相器電路可操作為輸入來(lái)自所述第一虛設(shè)位線輸出終端的信號(hào)并且可操作為將信號(hào)輸出至所述第二虛設(shè)位線的輸入終端。

10.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，

其中，配置所述第一反相器電路和所述第二反相器電路的MIS晶體管的柵極長(zhǎng)度比所述第一MIS晶體管的柵極長(zhǎng)度長(zhǎng)。

11.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，

其中，配置所述第三反相器電路至所述第一反相器電路的MIS晶體管的柵極長(zhǎng)度比所述第一MIS晶體管的柵極長(zhǎng)度長(zhǎng)。

12.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，所述半導(dǎo)體器件還包括：

寫(xiě)入時(shí)序調(diào)整電路，所述寫(xiě)入時(shí)序調(diào)整電路包括延遲電路，

其中，在對(duì)所述存儲(chǔ)單元中的一個(gè)存儲(chǔ)單元進(jìn)行寫(xiě)入操作的情形下，所述寫(xiě)入時(shí)序調(diào)整電路通過(guò)將由所述延遲電路產(chǎn)生的延遲傳遞給所述第二信號(hào)來(lái)設(shè)置用于將激活的字線去激活的時(shí)序。