[發明專利]一種適用于神經元電路的阻變憶阻器的控制方法

有效

• 申請號: 201210046710.9
• 申請日: 2012-02-27
• 公開（公告）號: CN102543172A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 黃如;楊庚雨;張耀凱;張麗杰;陳誠;潘越;蔡一茂;黃英龍;譚勝虎
• 申請（專利權）人: 北京大學
• 主分類號: G11C11/56
• 分類號: G11C11/56
• 代理公司: 北京萬象新悅知識產權代理事務所(普通合伙) 11360
• 代理人: 張肖琪

技術領域

本發明涉及神經元電路，具體涉及一種適用于神經元電路中用作突觸連接的阻變憶阻器的控制方法。

背景技術

在信息社會的不斷發展過程中，人們對于大規模以及智能化計算的要求也越來越多。神經計算是一種大規模、并行、可實現智能化的計算模式，以其為基礎的智能機器人在未來有著巨大的應用前景。

用來進行神經計算的神經元電路分為兩個工作狀態：一個是學習態，用于設置突觸連接的權重；另一個是計算態，用于進行電路計算。在神經元電路中需要用到大量的突觸連接，而且這些突觸連接必須具有可變的權重，以及較小的面積以便于大規模集成。對于在神經元電路中用作突觸連接的阻變憶阻器件而言，其阻值即為突觸的權重值。通過調節重置終點電壓，可實現阻變憶阻器的阻值可變，但是這種方法外圍電路很復雜。通過調節阻變憶阻器的電流，可以控制阻變憶阻器的阻值的變化，現有的方法主要有控制設置電流和串聯金屬氧化物半導體MOS晶體管，前者的外圍電路復雜度較高，而串聯MOS晶體管的方法中由于通過MOS晶體管的反向電流大使其面積不能太小，限制了其大規模集成的能力。此外上述三種方法都不能精確地調節因為阻變憶阻器自身不穩定因素所造成的阻值浮動。因此提供一種能夠實現小面積、阻值可變并且可以精確控制阻值浮動的控制方法是非常重要的。

發明內容

針對以上現有技術存在的問題，提出本發明。

本發明的目的在于提供一種適用于神經元電路的阻變憶阻器的控制方法。

本發明的適用于神經元電路的阻變憶阻器的控制方法包括：在神經元電路里，阻變憶阻器的兩個端口分別和MOS晶體管的漏端和源端相連，組成并聯結構，并分別連接于前神經元和后神經元，MOS晶體管的柵端加上柵電壓作為控制端。

阻變憶阻器與MOS晶體管并聯，阻變憶阻器會隨著MOS晶體管的溝道電阻的阻值具有相應的阻值，在MOS晶體管的柵端加上一定的柵電壓，使MOS晶體管的溝道電阻具有一定的阻值，從而通過調節MOS晶體管的柵電壓將阻變憶阻器設置到預定阻值。通過控制MOS晶體管的柵電壓實現阻變憶阻器的阻值可變。阻變憶阻器可以是面積小且具有多值特性的各種新型存儲器件，如阻變存儲器或相變存儲器等。MOS晶體管可以是NMOSFET，也可以是PMOSFET。阻變存儲器的阻值范圍為10～10⁹歐姆。

阻變憶阻器可以是單極阻變憶阻器，也可以是雙極阻變憶阻器。單極阻變憶阻器的兩個端口沒有區別，分別連接于MOS晶體管的漏端和源端相連。雙極阻變憶阻器的兩個端口分別為正端和負端，當正端加上正電壓，負端接地時，阻變憶阻器的阻值隨著電壓的增加而增大；當負端加上正電壓，正端接地時，阻變憶阻器的阻值隨著電壓的增加而減小。如果阻變憶阻器采用雙極阻變憶阻器，當阻變憶阻器與NMOS晶體管并聯時，阻變憶阻器的正端與NMOS晶體管的漏端相連，負端與NMOS晶體管的源端相連；當阻變憶阻器與PMOS晶體管并聯時，阻變憶阻器的正端與PMOS晶體管的源端相連，負端與PMOS晶體管的漏端相連。

MOS晶體管的柵端接柵電壓作為控制端，用于在學習態通過柵電壓改變MOS晶體管的溝道電阻來使得阻變憶阻器得到相應的阻值，也用于在計算態通過柵電壓控制MOS晶體管的溝道電阻從而精確控制阻變憶阻器和MOS晶體管的并聯結構的阻值。

神經元電路包括兩個工作狀態：一個是學習態，用于設置突觸連接的權重(在這里是阻變憶阻器的阻值)；另一個是計算態，用于進行電路計算，在此工作狀態下阻變憶阻器的阻值不變。MOS晶體管的襯底與源端相連，然后接地。在學習態，在MOS晶體管的柵端加上需要的柵電壓，漏端接來自前神經元的學習輸入信號(可以是直流信號，也可以是交流信號)，用于設定阻變憶阻器的阻值，源端通過后神經元接地。當漏端接入的學習輸入信號一定時，MOS晶體管加上柵電壓，將阻變憶阻器設置到預定阻值。在計算態，如果阻變憶阻器為預定阻值，控制MOS晶體管的柵電壓使得MOS晶體管處于關斷狀態，前神經元、后神經元和阻變憶阻器構成計算電路，計算信號由前神經元經阻變憶阻器輸入給后神經元，由后神經元得到輸出；如果阻變憶阻器的阻值過大，可以通過在MOS晶體管的柵端加上適當的柵電壓，這樣并聯結構的電阻會隨著所加柵電壓的大小而降低到適度的值，將并聯結構的阻值設置為預定阻值。由此便于快速精確地對并聯結構的阻值進行調節。

本發明的優點：