[發明專利]半導體裝置

有效

• 申請號: 201210045372.7
• 申請日: 2012-02-27
• 公開（公告）號: CN102693964A
• 公開（公告）日: 2012-09-26
• 發明（設計）人: 藤井秀紀
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: H01L23/60
• 分類號: H01L23/60
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 閆小龍;王忠忠

技術領域

本發明涉及能夠改善絕緣耐受性的半導體裝置。

背景技術

存在利用層間絕緣膜覆蓋下布線并且在其上設置有上布線的半導體裝置。在該半導體裝置的表面，進行引線鍵合的焊盤以外的區域被半絕緣性的保護膜覆蓋（例如，參照專利文獻1）。

專利文獻1：日本特開平7-326744號公報。

在對上布線進行刻蝕的區域，層間絕緣膜的一部分也被刻蝕而變薄。此外，層間絕緣膜在下布線的臺階差部分變薄。存在如下問題：在這樣的層間絕緣膜較薄的區域，在產生電位差的下布線和上布線之間，經由半絕緣性的保護膜流過漏電流，產生ESD（Electrostatic?Discharge：靜電放電）破壞。

發明內容

本發明是為了解決上述課題而提出的，其目的在于得到一種能夠改善絕緣耐受性的半導體裝置。

本發明提供一種半導體裝置，其特征在于，具有：基板；設置在所述基板上的下布線；覆蓋所述下布線的層間絕緣膜；設置在所述層間絕緣膜上并且彼此分離的第一以及第二上布線；以及覆蓋所述第一以及第二上布線的半絕緣性的保護膜，在所述下布線的正上方，在所述第一上布線與所述第二上布線之間的區域，不設置所述保護膜。

根據本發明，能夠改善絕緣耐受性。

附圖說明

圖1是示出本發明的實施方式1的半導體裝置的俯視圖。

圖2是將圖1的由虛線包圍的部分放大了的俯視圖。

圖3是將圖2的一部分放大了的俯視圖。

圖4是沿圖3的A-A’的剖視圖。

圖5是示出比較例的半導體裝置的剖視圖。

圖6是示出本發明的實施方式1的半導體裝置的變形例的俯視圖。

圖7是沿圖6的B-B’的剖視圖。

圖8是示出本發明的實施方式2的半導體裝置的俯視圖。

圖9是沿圖8的C-C’的剖視圖。

圖10是示出本發明的實施方式2的半導體裝置的變形例的俯視圖。

圖11是示出本發明的實施方式3的半導體裝置的俯視圖。

圖12是示出本發明的實施方式3的半導體裝置的變形例1的俯視圖。

圖13是示出本發明的實施方式3的半導體裝置的變形例2的俯視圖。

圖14是示出本發明的實施方式3的半導體裝置的變形例3的俯視圖。

具體實施方式

參照附圖，對本發明的實施方式的半導體裝置進行說明。對相同或者對應的結構要素標注相同的附圖標記，省略重復說明。

實施方式1

圖1是示出本發明的實施方式1的半導體裝置的俯視圖。在芯片上設置有進行引線鍵合的柵極焊盤1、發射極焊盤2、與電流溫度傳感器（未圖示）連接的傳感器焊盤3。這些焊盤以外的區域被保護膜4覆蓋。

為了使耐壓穩定化并且防止極化，保護膜4具有膜厚為2000?～10000??的半絕緣性的SInSiN膜（折射率2.2～2.7）和在其上設置的膜厚為2000?～10000??的絕緣膜（折射率1.8～2.2）。并且，也可以使用半絕緣性多晶硅（SIPOS：Semi-Insulating?Poly-crystalline?Silicon）等代替SInSiN膜。

圖2是將圖1的由虛線包圍的部分放大了的俯視圖。彼此分離的鋁布線5a、5b經由接觸電極6分別連接到柵極電阻7的兩端。從保護膜4的開口露出的鋁布線5a的一部分成為柵極焊盤1。鋁布線5b與柵極布線8連接。柵極布線8與在發射極焊盤2的下方設置的溝槽柵極9連接。

圖3是將圖2的一部分放大了的俯視圖。圖4是沿圖3的A-A’的剖視圖。在Si基板10上設置有為2000?～10000?的柵極氧化膜11，在其上設置有由膜厚為500?～5000?的摻雜多晶硅構成的柵極電阻7。由膜厚為2000?～10000?的氧化膜構成的層間絕緣膜12覆蓋柵極電阻7。在柵極電阻7的兩端，層間絕緣膜12被刻蝕，埋入鎢等的接觸電極6。層間絕緣膜12利用CVD（Chemical?Vapor?Deposition）進行堆積，在柵極電阻7的臺階差部分變薄。

在層間絕緣膜12上設置有彼此分離的膜厚為1μm～10μm的鋁布線5a、5b。鋁布線5a、5b是通過在利用蒸鍍或者濺射形成了鋁膜之后進行刻蝕而形成的。半絕緣性的保護膜4覆蓋鋁布線5a、5b。但是，在柵極電阻7的正上方，在鋁布線5a和鋁布線5b之間的區域不設置半絕緣性的保護膜4。