[發明專利]信號延遲電路和信號延遲方法

有效

• 申請號: 201210044242.1
• 申請日: 2012-02-24
• 公開（公告）號: CN103124169A
• 公開（公告）日: 2013-05-29
• 發明（設計）人: 陳世倫;何明瑾
• 申請（專利權）人: 創意電子股份有限公司;臺灣積體電路制造股份有限公司
• 主分類號: H03K5/13
• 分類號: H03K5/13
• 代理公司: 深圳新創友知識產權代理有限公司 44223
• 代理人: 江耀純

技術領域

本發明涉及一種信號延遲電路以及信號延遲方法，特別涉及可混合具不同延遲量的延遲信號來產生延遲信號的信號延遲電路以及信號延遲方法。

背景技術

圖1揭示了現有技術的信號延遲電路。如圖1所示，信號延遲電路100包括多個連續的延遲級101-109，延遲級101會延遲一輸入信號IN來產生一延遲信號DS₁，延遲級103會延遲前述延遲信號DS₁來產生一延遲信號DS₂….以此類推。也就是說，每一延遲級的輸出，比輸入信號IN都會有不同的延遲量。然后，信號延遲電路會使用一多工器111自多個延遲信號DS₁、DS₂…DS_n-1、DS_n中選擇其一作為輸出信號OUT輸出。然而，在這樣的架構中，多工器111的設計較為復雜，而且也會對信號造成一定程度的延遲。此外，由于現代的電子裝置所要求的速度越來越快，對信號的精準要求也越來越高，因此信號延遲電路100也會需要較多的延遲級來滿足這種需求。如此一來也增加了電路面積和控制信號延遲電路100的困難度。

在某些信號延遲電路中，是將多個多工器作為延遲級，并用多個控制信號加以選擇。然而，這樣一來會有多個輸出端和多個多工器，因此會占據較多的電路面積，而且也較難控制。而且，這樣的架構會有較大的輸入負載。

因此，需要一種信號延遲電路和信號延遲方法來改善上述的狀況。

發明內容

本發明為解決現有技術信號延遲電路中存在的占據較多電路面積和控制信號延遲困難的技術問題提供一種具有低輸入負載以及較小電路面積的信號延遲電路和信號延遲方法。

本發明的一實施例揭示了一種信號延遲電路，包括：一第一延遲級，用以延遲一第一輸入信號來產生一第一延遲信號；以及一第二延遲級，用以配合所述第一延遲級的一部份延遲單元來延遲所述第一輸入信號以產生一第二延遲信號；所述信號延遲電路可選擇性的使能所述第一延遲級或所述第二延遲級的延遲單元，當所述第一延遲級和所述第二延遲級均被使能時，所述信號延遲電路會混合所述第一延遲信號和所述第二延遲信號以產生一第一混合延遲信號。

進一步特征為所述信號延遲電路使用同一輸出端來輸出所述第一延遲信號、所述第二延遲信號以及所述第一混合延遲信號。

進一步特征為所述第一混合延遲信號具有一第一混合延遲量，所述第一混合延遲量大于所述第一延遲信號的一第一延遲量而小于所述第二延遲信號的一第二延遲量。

進一步特征為所述第一延遲級具有一第一延遲單元以及一第二延遲單元，所述第二延遲級具有一第三延遲單元、一第四延遲單元以及一第五延遲單元，其中所述第一延遲單元的輸入端與所述第三延遲單元的輸入端接收所述第一輸入信號，所述第二延遲單元的輸入端可接收所述第一延遲單元的輸出以及所述第五延遲單元的輸出，所述第四延遲單元的輸入端接收所述第三延遲單元的輸出，所述第五延遲單元的輸入端接收所述第四延遲單元的輸出。

進一步特征為所述第一延遲信號是由所述第一延遲單元以及所述第二延遲單元延遲所述第一輸入信號后所產生，且所述第二延遲信號是由所述第二延遲單元、所述第三延遲單元、所述第四延遲單元以及所述第五延遲單元延遲所述第一輸入信號而產生。

進一步特征為還包括一第三延遲級，用以配合所述第一延遲級和所述第二延遲級中的部份延遲單元，來延遲所述第一輸入信號來產生一第三延遲信號，所述信號延遲電路可選擇性的使能所述第三延遲級的延遲單元，當所述第三延遲級被使能時，所述信號延遲電路混合所述第三延遲信號，以及所述第一、第二延遲信號其中至少其一來產生一混合延遲信號。

進一步特征為還包括一第三延遲級，用以延遲所述第一輸入信號來產生一第三延遲信號，所述信號延遲電路可選擇性的使能所述第三延遲級的延遲單元，當所述第三延遲級被使能時，所述信號延遲電路混合所述第三延遲信號，以及所述第一、第二延遲信號其中至少其一來產生一混合延遲信號。

進一步特征為所述第三延遲信號具有一第三延遲量，所述第三延遲量與所述第一延遲量和所述第二延遲量其中之一相同，所述第三延遲量與所述第一延遲量相同時，若所述第一延遲級和所述第三延遲級被使能而所述第二延遲級不被使能，則所述信號延遲電路產生所述第一延遲信號，所述第三延遲量與所述第二延遲量相同時，若所述第二延遲級和所述第三延遲級被使能而所述第二延遲級不被使能，則所述信號延遲電路產生所述第二延遲信號。