[發明專利]信號延遲電路和信號延遲方法

有效

• 申請號: 201210044242.1
• 申請日: 2012-02-24
• 公開（公告）號: CN103124169A
• 公開（公告）日: 2013-05-29
• 發明（設計）人: 陳世倫;何明瑾
• 申請（專利權）人: 創意電子股份有限公司;臺灣積體電路制造股份有限公司
• 主分類號: H03K5/13
• 分類號: H03K5/13
• 代理公司: 深圳新創友知識產權代理有限公司 44223
• 代理人: 江耀純

1.一種信號延遲電路，包括：

一第一延遲級，用以延遲一第一輸入信號來產生一第一延遲信號；以及

一第二延遲級，用以配合所述第一延遲級的一部份延遲單元來延遲所述第一輸入信號以產生一第二延遲信號；

所述信號延遲電路可選擇性的使能所述第一延遲級或所述第二延遲級的延遲單元，當所述第一延遲級和所述第二延遲級均被使能時，所述信號延遲電路會混合所述第一延遲信號和所述第二延遲信號以產生一第一混合延遲信號。

2.如權利要求1所述的信號延遲電路，其特征為，所述信號延遲電路使用同一輸出端來輸出所述第一延遲信號、所述第二延遲信號以及所述第一混合延遲信號。

3.如權利要求1所述的信號延遲電路，其特征為，所述第一混合延遲信號具有一第一混合延遲量，所述第一混合延遲量大于所述第一延遲信號的一第一延遲量而小于所述第二延遲信號的一第二延遲量。

4.如權利要求1所述的信號延遲電路，其特征為，所述第一延遲級具有一第一延遲單元以及一第二延遲單元，所述第二延遲級具有一第三延遲單元、一第四延遲單元以及一第五延遲單元，其中所述第一延遲單元的輸入端與所述第三延遲單元的輸入端接收所述第一輸入信號，所述第二延遲單元的輸入端可接收所述第一延遲單元的輸出以及所述第五延遲單元的輸出，所述第四延遲單元的輸入端接收所述第三延遲單元的輸出，所述第五延遲單元的輸入端接收所述第四延遲單元的輸出。

5.如權利要求4所述的信號延遲電路，其特征為，所述第一延遲信號是由所述第一延遲單元以及所述第二延遲單元延遲所述第一輸入信號后所產生，且所述第二延遲信號是由所述第二延遲單元、所述第三延遲單元、所述第四延遲單元以及所述第五延遲單元延遲所述第一輸入信號而產生。

6.如權利要求1所述的信號延遲電路，其特征為，還包括一第三延遲級，用以配合所述第一延遲級和所述第二延遲級中的部份延遲單元，來延遲所述第一輸入信號來產生一第三延遲信號，所述信號延遲電路可選擇性的使能所述第三延遲級的延遲單元，當所述第三延遲級被使能時，所述信號延遲電路混合所述第三延遲信號，以及所述第一、第二延遲信號其中至少其一來產生一混合延遲信號。

7.如權利要求1所述的信號延遲電路，其特征為，還包括一第三延遲級，用以延遲所述第一輸入信號來產生一第三延遲信號，所述信號延遲電路可選擇性的使能所述第三延遲級的延遲單元，當所述第三延遲級被使能時，所述信號延遲電路混合所述第三延遲信號，以及所述第一、第二延遲信號其中至少其一來產生一混合延遲信號。

8.如權利要求7所述的信號延遲電路，其特征為，所述第三延遲信號具有一第三延遲量，所述第三延遲量與所述第一延遲量和所述第二延遲量其中之一相同，所述第三延遲量與所述第一延遲量相同時，若所述第一延遲級和所述第三延遲級被使能而所述第二延遲級不被使能，則所述信號延遲電路產生所述第一延遲信號，所述第三延遲量與所述第二延遲量相同時，若所述第二延遲級和所述第三延遲級被使能而所述第二延遲級不被使能，則所述信號延遲電路產生所述第二延遲信號。

9.如權利要求7所述的信號延遲電路，其特征為，還包括一第四延遲級，用以配合所述第三延遲級的一部份延遲單元來延遲所述第一輸入信號以產生一第四延遲信號，所述信號延遲電路可選擇性的使能所述第四延遲級的延遲單元，當所述第三延遲級、以及所述第四延遲級均被使能時，所述第三延遲信號和所述第四延遲信號會被混合以產生一第二混合延遲信號，且所述第一混合信號，可混合所述第三延遲信號、所述第四延遲信號以及所述第二混合信號其中之一來產生新的混合信號。

10.如權利要求9所述的信號延遲電路，其特征為，所述第三延遲信號具有和所述第一延遲量相同的一第三延遲量，所述第四延遲信號具有和所述第二延遲量相同的一第四延遲量，若所述第一延遲級和所述第三延遲級被使能而所述第二延遲級和所述第四延遲級不被使能，則所述信號延遲電路產生所述第一延遲信號，若所述第二延遲級和所述第四延遲級被使能而所述第一延遲級和所述第三延遲級不被使能，則所述信號延遲電路產生所述第二延遲信號。