[發明專利]具有熔絲電路的半導體集成電路和熔絲電路的驅動方法

在審

• 申請號: 201210043323.X
• 申請日: 2012-02-24
• 公開（公告）號: CN103137205A
• 公開（公告）日: 2013-06-05
• 發明（設計）人: 鄭英瀚
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C17/16
• 分類號: G11C17/16;G11C17/18
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;許偉群

相關申請的交叉引用

本申請要求2011年11月28日提交的韓國專利申請No.10-2011-0125384的優先權，其全部內容通過引用合并于此。

技術領域

本發明的示例性實施例涉及一種半導體集成電路設計技術，更具體而言涉及一種半導體集成電路的熔絲電路。

背景技術

半導體集成電路包括具有相同圖案的電路，并且在半導體集成電路中設置有冗余電路，使得即使一些電路因為工藝變化而未通過測試，半導體集成電路仍能夠正確地運行。

具體地，在半導體存儲器件中，在一個芯片中集成了大量的存儲器單元。如果存儲器單元中有任何一個是未通過測試的存儲器單元，則相應的存儲器芯片就被視為是缺陷產品，不能正確運行。

隨著半導體集成電路高度集成，以有限的尺寸在芯片中集成了越來越多的存儲器單元。就此，當任何一個單元是未通過測試的存儲器單元、且整個存儲器芯片被視為是缺陷產品時，要丟棄的存儲器芯片的數量將顯著地增多，為此，不能經濟有效地批量生產半導體存儲器件。

為了解決此問題，現有的半導體存儲器件包括熔絲電路和冗余單元陣列。熔絲電路包括多個熔絲，且每個熔絲具有金屬線的形狀，根據熔絲是否熔斷而在修復工藝中用冗余單元替換未通過測試的存儲器單元。冗余單元陣列和熔絲電路在半導體制造工藝期間形成。用冗余單元替換未通過測試的存儲器單元的修復工藝被執行為利用激光束選擇性地將由金屬線形成的熔絲切斷。

即使在熔絲被熔斷后，也可能出現故障，因為切斷的熔絲可能由于金屬離子的電學和化學遷移現象而重新連接。一般將這種故障稱為強加速應力測試(HAST)故障。當用銅替代鋁作為形成金屬線的材料時，經常出現HAST故障。HAST故障主要發生于在高溫、高電壓和100％濕度的條件下測試可靠性的時候。

盡管在使用銅用于半導體集成電路的制造以實現高速操作時會出現HAST故障，但是在使用鋁或其它材料的情況下也可能發生HAST故障。由于在修復工藝中HAST故障是在熔絲被熔斷之后出現的，因此可能難以發現和修復HAST故障。HAST故障是使半導體集成電路的生產率和可靠性惡化的一個因素。

圖1A和圖1B是說明半導體集成電路的現有熔絲電路的圖，其中圖1A示出包括未被熔斷的熔絲的半導體集成電路，而圖1B示出包括被熔斷的熔絲的半導體集成電路。

參見圖1A，半導體集成電路的現有熔絲電路包括NMOS晶體管MN0、PMOS晶體管MP0、熔絲FUSE、反相器IV0和另一個NMOS晶體管MN1。NMOS晶體管MN0具有與接地電壓VSS連接的源極、與感測節點A連接的漏極、以及接收熔絲感測信號FSE的柵極。PMOS晶體管MP0具有與電源端子VDD連接的源極、與節點B連接的漏極、以及接收熔絲感測信號FSE的柵極。熔絲FUSE連接在節點B與感測節點A之間。反相器IV0具有與感測節點A連接的輸入端子、以及用于將輸出信號HIT輸出的輸出端子。NMOS晶體管MN1具有與接地電壓VSS連接的源極、與感測節點A連接的漏極、以及接收輸出信號HIT的柵極。

NMOS晶體管MN1與反相器IV0一起構成反相鎖存器。

下面將描述圖1A和圖1B所示的熔絲電路的操作。圖2A示出包括未被熔斷的熔絲的半導體集成電路，而圖2B示出包括被熔斷的熔絲的半導體集成電路。

首先，熔絲感測信號FSE處于邏輯低電平，然后在感測節點A的初始化時間段中轉變為邏輯高電平。因此，NMOS晶體管MN0導通并將感測節點A放電，將感測節點A放電的結果是，輸出信號HIT以邏輯高電平輸出。構成鎖存器的NMOS晶體管MN1導通，使得感測節點A的狀態被保持。

之后，當熔絲感測信號FSE被使能為邏輯低電平時，NMOS晶體管MN0關斷，PMOS晶體管MP0導通。這里，由用于保持初始狀態的NMOS晶體管MN1的下拉能力以及PMOS晶體管MP0和熔絲FUSE的上拉能力來確定熔絲狀態。當熔絲FUSE未被熔斷時(見圖1A和圖2A)，感測節點A經由PMOS晶體管MP0和熔絲FUSE被驅動到電源電壓VDD。感測節點A的轉變是響應于上拉器件的有效電阻與下拉器件的有效電阻之比而確定的。如果感測節點A的電壓電平上升為高于反相器IV0的閾值邏輯電壓，則輸出信號HIT轉變為邏輯低電平，并且，當輸出信號HIT被反饋時，下拉器件的NMOS晶體管MN1關斷，這使感測節點A的電壓穩定。結果，輸出信號HIT變為邏輯低電平。