[發明專利]具有熔絲電路的半導體集成電路和熔絲電路的驅動方法

在審

• 申請號: 201210043323.X
• 申請日: 2012-02-24
• 公開（公告）號: CN103137205A
• 公開（公告）日: 2013-06-05
• 發明（設計）人: 鄭英瀚
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C17/16
• 分類號: G11C17/16;G11C17/18
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;許偉群

1.一種半導體集成電路，包括：

熔絲，所述熔絲連接在第一節點與第二節點之間；

第一驅動器，所述第一驅動器被配置成響應于熔絲感測信號在初始化時間段內下拉所述第一節點的電壓；

第二驅動器，所述第二驅動器被配置成響應于所述熔絲感測信號在熔絲感測時間段的初始時間段內上拉所述第二節點的電壓；

傳感器，所述傳感器被配置成響應于所述第一節點的電壓來判斷所述熔絲是否被熔斷；以及

第三驅動器，所述第三驅動器被配置成響應于所述傳感器的輸出信號和所述熔絲感測信號而在所述熔絲感測時間段的所述初始時間段之后將所述第二節點驅動到比所述第二驅動器的上拉電壓電平更低的電壓電平。

2.一種半導體集成電路，包括：

熔絲，所述熔絲連接在第一節點與第二節點之間；

第一驅動器，所述第一驅動器被配置成響應于熔絲感測信號在初始化時間段內下拉所述第一節點的電壓；

第二驅動器，所述第二驅動器被配置成響應于所述熔絲感測信號在熔絲感測時間段的初始時間段內上拉所述第二節點的電壓；

傳感器，所述傳感器被配置成響應于所述第一節點的電壓來判斷所述熔絲是否被熔斷；以及

第三驅動器，所述第三驅動器被配置成響應于所述傳感器的輸出信號和所述熔絲感測信號而在所述熔絲感測時間段的所述初始時間段之后朝著接地電壓來驅動所述第二節點。

3.一種半導體集成電路，包括；

熔絲，所述熔絲連接在第一節點與第二節點之間；

初始化驅動器，所述初始化驅動器被配置成響應于熔絲感測信號在初始化時間段內下拉所述第一節點的電壓；

脈沖發生器，所述脈沖發生器被配置成接收所述熔絲感測信號，并產生在熔絲感測時間段的初始時間段被使能的熔絲感測脈沖；

上拉驅動器，所述上拉驅動器被配置成響應于所述熔絲感測脈沖來上拉所述第二節點的電壓；

傳感器，所述傳感器被配置成響應于所述第一節點的電壓來判斷所述熔絲是否被熔斷；

邏輯運算器，所述邏輯運算器被配置成對所述傳感器的輸出信號和所述熔絲感測信號執行邏輯運算；以及

接地電壓驅動器，所述接地電壓驅動器被配置成響應于所述邏輯運算器的輸出信號朝著接地電壓來驅動所述第二節點。

4.如權利要求3所述的半導體集成電路，其中，所述初始化驅動器包括：

第一NMOS晶體管，所述第一NMOS晶體管包括與接地電壓端子連接的源極、與所述第一節點連接的漏極、以及接收所述熔絲感測信號的柵極。

5.如權利要求3所述的半導體集成電路，其中，所述傳感器包括：

第一反相器，所述第一反相器包括與所述第一節點連接的輸入端子，且被配置成輸出所述傳感器的輸出信號；以及

第二反相器，所述第二反相器被配置成接收所述傳感器的輸出信號，并且包括與所述第一節點連接的輸出端子。

6.如權利要求3所述的半導體集成電路，其中，所述脈沖發生器包括：

延遲器，所述延遲器被配置成將所述熔絲感測信號延遲一延遲時間并輸出延遲信號；

第三反相器，所述第三反相器被配置成接收所述延遲器的輸出信號；

或非門，所述或非門被配置成接收所述第三反相器的輸出信號和所述熔絲感測信號；以及

第四反相器，所述第四反相器被配置成接收所述或非門的輸出信號并輸出所述熔絲感測脈沖。

7.如權利要求3所述的半導體集成電路，其中，所述上拉驅動器包括：

PMOS晶體管，所述PMOS晶體管包括與電源電壓端子連接的源極、與所述第二節點連接的漏極、以及接收所述熔絲感測脈沖的柵極。

8.如權利要求3所述的半導體集成電路，其中，所述邏輯運算器包括：

第五反相器，所述第五反相器被配置成接收所述熔絲感測信號；

與非門，所述與非門被配置成接收所述傳感器的輸出信號和所述第五反相器的輸出信號；以及

第六反相器，所述第六反相器被配置成接收所述與非門的輸出信號。

9.如權利要求3所述的半導體集成電路，其中，所述接地電壓驅動器包括：

第二NMOS晶體管，所述第二NMOS晶體管包括與接地電壓端子連接的源極、與所述第二節點連接的漏極、以及接收所述邏輯運算器的輸出信號的柵極。