[發明專利]半導體器件

無效

• 申請號: 201210043162.4
• 申請日: 2008-04-25
• 公開（公告）號: CN102543771A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 武藤邦治;波多俊幸;佐藤仁久;岡浩偉;池田靖
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L21/60;H01L23/495
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 杜娟

本申請是申請日為2008年4月25日、申請號為200810093595.4、發明名稱為“半導體器件”的中國發明專利申請的分案申請。

技術領域

本發明涉及半導體器件，尤其是涉及具有小表面安裝封裝的半導體器件。

背景技術

用于便攜式信息裝置的功率控制開關或者充電/放電保護電路的功率MOSFET(金屬氧化物半導體場效應晶體管)密封在小表面安裝封裝(例如SOP8)中。這種功率MOSFET例如在日本公開專利申請2000-164869或日本公開專利申請2000-299464中進行了描述。

日本公開專利申請2000-164869公開了一種用于降低在包含構成n⁺型硅襯底的上層的p型外延層的結構中形成的溝槽柵極功率MOSFET(金屬氧化物半導體場效應晶體管)中的穿通擊穿的風險的技術：形成n型漏極區使其在n⁺型硅襯底和溝槽的底部之間延伸；以及形成n型漏極區和p型外延層之間的結以使其在n⁺型硅襯底和溝槽的間隔之間延伸。

日本公開專利申請2000-299464公開了一種用于降低漏極區的導通電阻的技術：在第一導電類型的半導體襯底上布置第一導電類型的外延層和第二導電類型的阱層；在由這些外延層和阱層構成的上側層中形成由絕緣層隔離的深溝槽柵極；在所述溝槽柵極下方形成漏極區；形成與所述溝槽柵極相鄰的源極區；以及在所述阱層的上方形成主體區，所述主體區被利用雜質與所述阱層相比更重地摻雜。

發明內容

本發明人研究了用于在其中密封上述功率MOSFET的SOP8。本發明人研究的SOP8具有一種封裝結構，其中其上形成有功率MOSFET的硅芯片利用模制樹脂密封。

硅芯片安裝在與漏極引線集成的芯片焊盤部上，其中硅芯片的主表面向上。硅芯片的背面形成功率MOSFET的漏極，并經由Ag漿料鍵合到芯片焊盤部的頂表面。

硅芯片在其主表面上具有源極焊盤和柵極焊盤。源極焊盤和柵極焊盤由導電膜制成，該導電膜主要由形成于硅芯片的最上層上的Al膜構成。源極焊盤具有比柵極焊盤更寬的面積以降低功率MOSFET的導通電阻。基于類似的原因，硅芯片的整個背表面形成功率MOSFET的漏極。

在模制樹脂的外部，露出構成SOP8的外部連接端子的源極引線、漏極引線、和柵極引線。源極引線和源極焊盤，以及柵極引線和柵極焊盤經由Au線彼此電耦合。具有小面積的柵極焊盤利用單條Au線耦合至柵極引線。另一方面，具有比柵極焊盤寬的面積的源極焊盤利用多條Au線電耦合至源極引線。

但是，在具有這種結構的SOP8中，不能充分地降低源極焊盤與Au線或者源極引線與Au線之間的接觸電阻。由于源極焊盤或源極引線與Au線之間的小接觸面積使得即使通過增加Au線的數目也難以提供足夠的接觸面積，因此產生降低接觸電阻的上述困難。而為了獲得許多Au線的耦合而增加源極焊盤的面積增加了硅芯片的尺寸，因此增加了其在SOP8中的安裝面積。

本發明的一個目的是提供能夠實現具有低導通電阻的小表面安裝封裝的技術。

本發明的另一目的是提供能夠實現表面安裝封裝的尺寸減小的技術。

本發明的又一目的是提供能夠實現表面安裝封裝的產率和可靠性的提高的技術。

本發明的再一目的是提供能夠實現表面安裝封裝的生產成本的降低的技術。

本發明的上述及其它目的和新穎特征將從此處的描述和附圖中變得清楚。

接下來簡述此處公開的本發明的典型發明的概要。

本發明的半導體器件具有已經被安裝到引線框的芯片焊盤部分上的半導體芯片，該半導體芯片利用樹脂封裝密封，并使得引線框的外引線部分露在樹脂封裝外部，其中引線框具有柵極引線、源極引線、漏極引線、和與漏極引線集成的芯片焊盤部分。半導體芯片在其主表面上具有：柵極焊盤，耦合至功率MOSFET的柵電極；源極焊盤，耦合至功率MOSFET的源極，且具有比柵極焊盤的面積大的面積。半導體芯片的背面形成功率MOSFET的漏極，并利用Ag漿料耦合到芯片焊盤部分上。源極引線利用Al帶耦合至源極焊盤。

在本發明中，術語“Al帶”指的是主要由Al構成的導電材料所制成的帶狀連接器。Al帶通常在被繞卷軸卷繞時安裝在鍵合設備中。Al帶例如通過超聲鍵合或激光鍵合被耦合至引線或焊盤。由于Al帶非常薄，在其耦合至引線或焊盤時它的長度和環形狀可以自由確定。