[發明專利]用于雙重圖樣化設計的掩模偏移感知RC提取

有效

• 申請號: 201210042553.4
• 申請日: 2012-02-22
• 公開（公告）號: CN102841500A
• 公開（公告）日: 2012-12-26
• 發明（設計）人: 蘇哿穎;王中興;管瑞豐;趙孝蜀;鄭儀侃
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G03F1/68
• 分類號: G03F1/68;G06F17/50
• 代理公司: 北京德恒律師事務所 11306
• 代理人: 陸鑫;房嶺梅

本申請是2010年8月31日提交的標題為“Mask-Shift-Aware?RC?Extraction?for?Double?Patterning?Design”的美國專利申請第12/872,938號的部分繼續，其內容結合于此作為參考。

技術領域

本發明涉及集成電路領域，更具體地，涉及用于雙重圖樣化設計的掩模偏移感知RC提取。

背景技術

雙重圖樣化是為光刻開發來增大部件密度的技術。通常，為了在晶片上形成集成電路的部件，使用光刻技術，該技術包括涂覆光刻膠并在光刻膠上限定圖樣。圖樣化光刻膠中的圖樣首先在光刻掩模中被限定，并且通過光刻掩模中的透明部分或不透明部分來實施。然后，圖樣化光刻膠中的圖樣被轉印到被制造的部件。

隨著集成電路持續的比例縮小，光學臨近效應產生越來越大的問題。當兩個獨立的部件彼此太接近時，光學臨近效應會使得部件相互短路。為了解決該問題，引入了雙重圖樣化技術。接近的部件被分給相同雙重圖樣化掩模組中的兩個掩模，這兩個掩模都用于露出相同的光刻膠。在每一個掩模中，與單個掩模中部件之間的距離相比，部件之間的距離增加，因此減小或基本消除了光學臨近效應。

圖1示出了傳統雙重圖樣化設計的流程。參照步驟110，確定集成電路的布局，并且提供用于布局的網絡表。固定布局和網絡表，因為已經確定了布局所涉及的所有多邊形的尺寸和位置。通過固定的布局，可以估計涉及金屬層中金屬線變化的可能的后線(BEOL，back-end-of-line)變化(步驟112)。然而，基于固定的布局估計變化，因此具有固定值。接下來，在步驟114中，建立(寄生)電容模型來仿真集成電路的性能值，這涉及通過參照技術文件(techfile)計算金屬線的電容。技術文件可以將金屬線的電容存儲為金屬線之間間隔的函數以及金屬線的寬度的函數。

在鑄造廠接收布局設計之后，執行布局分解以例如根據雙重圖樣化設計規則來分離金屬線。執行光刻工藝來自晶片上實施布局。然而，已經發現，在仿真的性能值(步驟114)與根據實際晶片測量的性能值之間存在不匹配。一個原因在于，當執行光刻工藝時，在相同雙重圖樣化掩模的兩個光刻掩模之間可能具有相對偏移。然而，在性能值的估計中沒有反映這種偏移。

發明內容

為解決上述問題，本發明提供了一種方法，包括：從非易失性計算機可讀存儲介質中檢索集成電路設計的布局；根據布局生成多個雙重圖樣化分解部，多個雙重圖樣化分解部的每一個都包括被分離為雙重圖樣化掩模組的第一掩模和第二掩模的圖樣；確定第一掩模和第二掩模之間的最大偏移，其中，最大偏移是用于在晶片上實施布局的制造工藝中的最大預期掩模偏移；以及對于多個雙重圖樣化分解部的每一個，仿真最壞情況的性能值，其中，使用由最大偏移限定的范圍內的掩模偏移來執行仿真步驟，以及其中，仿真步驟包括：根據圖樣之間的間隔計算圖樣的電容，其中，使用高階方程式或分段方程式執行計算步驟，以及其中，高階方程式將圖樣的電容表示為間隔的高階函數，以及其中，分段方程式將電容表示為間隔的分段函數。

該方法還包括：比較多個雙重圖樣化分解部的最壞情況的性能值；從多個雙重圖樣化分解部中選擇一個分解，其中，一個分解部的最壞情況的性能值在多個雙重圖樣化分解部的最壞情況的性能值中是最好的；以及使用一個分解部來在晶片上執行雙重圖樣化光刻步驟。

該方法還包括：生成技術文件，技術文件包括：作為圖樣之間的間隔的函數的布局中圖樣的電容；以及在間隔中改變的電容的電容敏感度，其中，在仿真多個雙重圖樣化分解部的每一個的最壞情況的性能值的步驟中使用技術文件。

該方法還包括：從技術文件中檢索初始電容；執行計算電容的步驟，以根據初始電容和掩模偏移中的一個生成新電容；以及使用新電容來計算集成電路設計的性能值，性能值對應于掩模偏移中的一個。

使用具有等于或大于2的階次的高階方程式來執行計算電容的步驟。

該方法還包括：從技術文件中檢索高階方程式的表征參數；以及使用從技術文件中檢索的高階方程式的表征參數來執行計算電容的步驟。

其中，使用分段方程式來執行計算電容的步驟。