[發明專利]同步數據處理系統和方法

有效

• 申請號: 201210042210.8
• 申請日: 2012-02-22
• 公開（公告）號: CN102708074A
• 公開（公告）日: 2012-10-03
• 發明（設計）人: 普拉卡什·馬克瓦納;普拉布約特·辛格
• 申請（專利權）人: 飛思卡爾半導體公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 劉光明;穆德駿

1.一種同步數據處理系統，包括：

用于存儲數據的存儲器模塊；

耦合至所述存儲器模塊的存儲器控制器，其中，所述存儲器控制器包括：

接收輸入時鐘信號并將反相的時鐘信號提供給所述存儲器模塊的時鐘反相器，其中，所述反相的時鐘信號在到達所述存儲器模塊從而作為存儲器時鐘信號之前引起第一傳輸延遲；

耦合至所述存儲器模塊的寫數據緩沖器，其中，所述寫數據緩沖器響應于所述輸入時鐘信號將數據提供給所述存儲器模塊；以及

耦合到所述存儲器模塊的異步先入先出(ASYNC?FIFO)緩沖器，其中所述ASYNC?FIFO緩沖器響應于通過將所述存儲器時鐘信號反饋至所述ASYNC?FIFO緩沖器而產生的反饋信號，從所述存儲器模塊讀取數據。

2.根據權利要求1所述的同步數據處理系統，其中，從所述寫數據緩沖器傳輸至所述存儲器模塊的數據的傳輸延遲基本上與所述第一傳輸延遲相同。

3.根據權利要求1所述的同步數據處理系統，其中，所述存儲器時鐘信號在到達所述ASYNC?FIFO緩沖器之前引起第二傳輸延遲，所述第二傳輸延遲基本上與通過所述ASYNC?FIFO緩沖器從所述存儲器模塊接收的數據的傳輸延遲相同。

4.根據權利要求1所述的同步數據處理系統，還包括：

耦合至所述ASYNC?FIFO緩沖器的檢測器，其從所述存儲器模塊檢測輸入的分組數據；以及

耦合至所述檢測器和所述ASYNC?FIFO緩沖器的數據采樣模塊，用于響應于所述反饋信號來觸發所述數據采樣模塊，從而從所述ASYNC?FIFO緩沖器采樣數據。

5.根據權利要求4所述的同步數據處理系統，其中，所述ASYNC?FIFO緩沖器響應于所述輸入時鐘信號將數據提供至所述數據采樣模塊。

6.根據權利要求4所述的同步數據處理系統，其中，所述檢測器檢測從所述存儲器模塊接收的數據的有效信號。

7.根據權利要求6所述的同步數據處理系統，其中，所述有效信號包括讀使能信號。

8.根據權利要求6所述的同步數據處理系統，其中，所述檢測器響應于所述反饋信號以及從所述存儲器模塊反饋的所述有效信號來觸發所述數據采樣模塊，以從所述ASYNC?FIFO緩沖器采樣數據。

9.根據權利要求1所述的同步數據處理系統，其中，所述反相的時鐘信號增加用于數據采樣的建立時間和保持時間。

10.根據權利要求1所述的同步數據處理系統，其中，所述存儲器控制器從時鐘發生器接收所述輸入時鐘信號。

11.一種與同步數據處理系統的存儲器模塊一起使用的存儲器控制器，所述存儲器控制器包括：

用于接收輸入時鐘信號并將反相的時鐘信號傳輸到存儲器模塊的時鐘反相器，其中，所述反相的時鐘信號在到達所述存儲器模塊從而作為存儲器時鐘信號之前引起第一傳輸延遲；

時鐘信號分配模塊，其通過將所述存儲器時鐘信號從所述存儲器模塊路由到所述存儲器控制器而產生反饋信號，以使得在所述存儲器控制器和所述存儲器模塊之間傳輸的時鐘信號具有與在所述存儲器模塊和所述存儲器控制器之間傳輸的數據的相位延遲基本上相同的相位延遲。

12.根據權利要求11所述的存儲器控制器，其中，在所述存儲器模塊和所述存儲器控制器之間傳輸的數據和時鐘信號的相位延遲歸因于傳輸延遲以及處理電壓溫度(PVT)變化。

13.根據權利要求11所述的存儲器控制器，還包括耦合至所述存儲器模塊的寫數據緩沖器，用于響應于所述輸入時鐘信號來將數據傳輸至所述存儲器模塊。

14.根據權利要求13所述的存儲器控制器，其中，從所述寫數據緩沖器傳輸至所述存儲器模塊的數據的傳輸延遲基本上與所述第一傳輸延遲相同。

15.根據權利要求11所述的存儲器控制器，還包括耦合到所述存儲器模塊的異步先入先出(ASYNC?FIFO)緩沖器，其中，所述ASYNC?FIFO緩沖器響應于通過將所述存儲器時鐘信號反饋至所述ASYNC?FIFO緩沖器而產生的反饋信號，從所述存儲器模塊讀取數據。

16.根據權利要求15所述的存儲器控制器，其中，所述ASYNC?FIFO緩沖器響應于所述輸入時鐘信號來提供用于采樣的數據。