[發(fā)明專利]同步數(shù)據(jù)處理系統(tǒng)和方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210042210.8
• 申請(qǐng)日: 2012-02-22
• 公開（公告）號(hào): CN102708074A
• 公開（公告）日: 2012-10-03
• 發(fā)明（設(shè)計(jì)）人: 普拉卡什·馬克瓦納;普拉布約特·辛格
• 申請(qǐng)（專利權(quán)）人: 飛思卡爾半導(dǎo)體公司
• 主分類號(hào): G06F13/16
• 分類號(hào): G06F13/16
• 代理公司: 中原信達(dá)知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11219
• 代理人: 劉光明;穆德駿

技術(shù)領(lǐng)域

本發(fā)明大體上涉及數(shù)據(jù)處理系統(tǒng)，且更具體涉及同步數(shù)據(jù)處理系統(tǒng)中可靠數(shù)據(jù)傳輸。

背景技術(shù)

近年來(lái)，隨著諸如微型計(jì)算機(jī)的數(shù)據(jù)處理系統(tǒng)的運(yùn)行速度不斷提高，諸如微處理器的外圍設(shè)備以及諸如同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)的存儲(chǔ)器裝置的運(yùn)行速度也進(jìn)一步提高，以便提升上述系統(tǒng)的性能。連接處理器和外圍設(shè)備的總線的工作頻率也進(jìn)一步提高。但是，隨著頻率的提高，傳輸延遲和PVT變化在數(shù)據(jù)傳輸中變得日益明顯。

通常，在同步數(shù)據(jù)處理系統(tǒng)中，在諸如存儲(chǔ)器控制器和存儲(chǔ)器裝置的部件之間傳輸?shù)臄?shù)據(jù)信號(hào)和時(shí)鐘之間存在相位差或時(shí)滯。這種相位時(shí)滯的發(fā)生歸因于傳輸延遲以及處理、電壓和溫度(PVT)的變化。隨著頻率增加，會(huì)增大相位時(shí)滯，這會(huì)在讀或?qū)懖僮鬟^(guò)程中導(dǎo)致錯(cuò)誤的數(shù)據(jù)采樣。

降低相位時(shí)滯的一種途徑是采用鎖相環(huán)(PLL)電路，從而改善數(shù)據(jù)采樣。圖1是具有PLL電路12的常規(guī)數(shù)據(jù)處理系統(tǒng)10的框圖。數(shù)據(jù)處理系統(tǒng)10包括存儲(chǔ)器控制器14和存儲(chǔ)器模塊16。存儲(chǔ)器控制器14包括PLL電路12，其用于補(bǔ)償存儲(chǔ)器控制器14和存儲(chǔ)器模塊16之間傳輸?shù)臄?shù)據(jù)信號(hào)和時(shí)鐘之間的任何相位時(shí)滯。

在操作中，存儲(chǔ)器控制器14從時(shí)鐘信號(hào)發(fā)生器(未示出)接收饋送至讀和寫數(shù)據(jù)緩沖器20和22的輸入時(shí)鐘信號(hào)(IP_CLK)18。存儲(chǔ)器控制器14還產(chǎn)生用于存儲(chǔ)器模塊16的存儲(chǔ)器時(shí)鐘信號(hào)23。這里，在存儲(chǔ)器控制器14和存儲(chǔ)器模塊16之間傳輸?shù)臄?shù)據(jù)信號(hào)(IP_DATA和MEM_DATA)通常由附圖標(biāo)記24和26表示。

如所示，存儲(chǔ)器時(shí)鐘信號(hào)(MEM_CLK)23在存儲(chǔ)器控制器14和存儲(chǔ)器模塊16之間是半程回送的，且信號(hào)(CLK_IN)28中的時(shí)鐘被饋送到PLL電路12以產(chǎn)生時(shí)鐘輸出信號(hào)(CLK_OUT)30。這種反饋機(jī)制改善了數(shù)據(jù)采樣。因此，校準(zhǔn)了存儲(chǔ)器控制器14和存儲(chǔ)器模塊16觀測(cè)到的時(shí)鐘信號(hào)，由此在讀和寫操作過(guò)程中為數(shù)據(jù)傳輸提供一個(gè)全循環(huán)。雖然具有回送信號(hào)CLK_IN?28的PLL電路12改善了系統(tǒng)的數(shù)據(jù)采樣，但是其局限性在于其僅在存儲(chǔ)器控制器14和存儲(chǔ)器模塊16之間的傳輸延遲小于一個(gè)時(shí)鐘周期時(shí)工作。

圖2是用于圖1中所示的數(shù)據(jù)處理系統(tǒng)10的數(shù)據(jù)讀和寫周期的時(shí)序圖。在所示實(shí)施例中，存儲(chǔ)器時(shí)鐘信號(hào)和回送信號(hào)周期由附圖標(biāo)記50和52表示。存儲(chǔ)器時(shí)鐘信號(hào)和回送信號(hào)50和52是相位對(duì)準(zhǔn)的。此外，在寫操作過(guò)程中由存儲(chǔ)器控制器14發(fā)送(launch)并由存儲(chǔ)器模塊16接收的數(shù)據(jù)信號(hào)由附圖標(biāo)記54和56表示。類似地，由存儲(chǔ)器模塊16傳輸并由存儲(chǔ)器控制器14讀取的數(shù)據(jù)信號(hào)分別由附圖標(biāo)記58和60表示。

在寫周期中，在時(shí)鐘信號(hào)52(與CLK_IN相位對(duì)準(zhǔn)的IP_CLK)的正沿處，從寫數(shù)據(jù)緩沖器22發(fā)送數(shù)據(jù)(IP_DATA)54，且其通過(guò)存儲(chǔ)器模塊16接收而作為MEM_DATA?56。在讀周期中，在存儲(chǔ)器時(shí)鐘信號(hào)(MEM_CLK)50的正沿處，從存儲(chǔ)器模塊72發(fā)送MEM_DATA?58且其由存儲(chǔ)器控制器14讀取而作為IP_DATA?60。

如圖所示，PLL電路12不能在傳輸延遲為大約一個(gè)時(shí)鐘周期或更大時(shí)，在寫和讀周期過(guò)程中對(duì)相位時(shí)滯進(jìn)行補(bǔ)償，如附圖標(biāo)記62和64所示。不幸的是，這會(huì)導(dǎo)致錯(cuò)誤的數(shù)據(jù)采樣。

此外，PLL電路占據(jù)電路板上的大面積區(qū)域，且其通常設(shè)計(jì)用于預(yù)定頻帶，且這種PLL電路的特性是緩慢的(tedious)，且如上所述，易受變化的PVT情況的影響。

因此需要一種數(shù)據(jù)處理系統(tǒng)，其能在已知變化的傳輸延遲和PVT情況下保證可靠的數(shù)據(jù)傳輸。

附圖說(shuō)明

通過(guò)舉例的方式說(shuō)明本發(fā)明，且本發(fā)明并不限于附圖所示的實(shí)施例，其中，相同的附圖標(biāo)記表示類似的元件。出于簡(jiǎn)化和清楚的目的，附圖中所示的元件不必按比例繪制。例如，出于清楚的目的，層和區(qū)域的厚度可被放大。

圖1是具有PLL電路的常規(guī)數(shù)據(jù)處理系統(tǒng)的框圖；

圖2示出用于圖1的數(shù)據(jù)處理系統(tǒng)的數(shù)據(jù)讀和寫周期的示例性時(shí)序圖；

圖3示出根據(jù)本發(fā)明一個(gè)實(shí)施例的同步數(shù)據(jù)處理系統(tǒng)的示例性構(gòu)造；

圖4示出用于圖3中的同步數(shù)據(jù)處理系統(tǒng)的數(shù)據(jù)讀和寫周期的示例性時(shí)序圖；

圖5示出圖3中所示的同步數(shù)據(jù)處理系統(tǒng)的另一示例性構(gòu)造；

圖6是示出根據(jù)本發(fā)明、利用圖3的同步數(shù)據(jù)處理系統(tǒng)來(lái)采樣分組化數(shù)據(jù)的方法的流程圖；以及

圖7是示出根據(jù)本發(fā)明、利用圖5的同步數(shù)據(jù)處理系統(tǒng)來(lái)采樣具有有效信號(hào)的數(shù)據(jù)的方法的流程圖。

具體實(shí)施方式