[發明專利]移位寄存器、陣列基板驅動電路及顯示裝置

無效

• 申請號: 201210041352.2
• 申請日: 2012-02-21
• 公開（公告）號: CN102629461A
• 公開（公告）日: 2012-08-08
• 發明（設計）人: 崔文海
• 申請（專利權）人: 北京京東方光電科技有限公司
• 主分類號: G09G3/36
• 分類號: G09G3/36
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 郭潤湘

技術領域

本發明涉及液晶顯示領域，特別是一種移位寄存器、陣列基本驅動電路及顯示裝置。

背景技術

目前采用TFT(Thin?Film?Transistor，薄膜場效應晶體管)來設置GoA電路；TFT的特性為門檻電壓受其柵極電壓的影響，占空比越高，門檻電壓上升越高，電流驅動能力越弱。

如圖1所示，為現有技術移動寄存器的電路結構圖，包括第一薄膜晶體管M1、第二薄膜晶體管M2、第三薄膜晶體管M3和第四薄膜晶體管M4和電容C1，其中：

第一薄膜晶體管M1的源極和柵極均與上級GoA單元的輸出端N-1相連接，漏極分別與第二薄膜晶體管M2的柵極、電容C1的一端、第三薄膜晶體管M3的漏極相連接；

第二薄膜晶體管M2的源極與CLK時鐘信號輸出端相連接，柵極與電容C1的一端相連接，漏極與信號輸出端N、第四薄膜晶體管M4的源極相連接；

第三薄膜晶體管M3的源極與電容C1的一端連接，柵極接收下級GoA電路N+1的反饋信號，源極接地；

第四薄膜晶體管M4的源極與信號輸出端N與電容C1的另一端相連，柵極接收下級GoA電路N+1的反饋信號，漏極接地。

上述圖1的GoA電路的工作原理如下：

在第N-1周期(為上級GoA電路的工作周期)時，N-1端輸入信號為高電平，CLK信號為低電平，N+1端輸入信號為低電平，此時第一薄膜晶體管M1和第二薄膜晶體管M2導通，第三薄膜晶體管M3和第四薄膜晶體管M4截止，第一薄膜晶體管21的輸出信號Pu為高電平，電容C1在Pu的驅動下充電；

在第N周期(為本級GoA電路的工作周期)時，N-1端輸入信號為低電平，CLK信號為高電平，N+1信號為低電平，此時第一薄膜晶體管M1、第三薄膜晶體管M3和第四薄膜晶體管M4截止，第二薄膜晶體管M2導通，并在輸出端N輸出高電平信號；

在第N+1周期(為下級GoA電路的工作周期)時，N-1為低電平，CLK信號為高電平，N+1信號為高電平，此時第三薄膜晶體管M3和第四薄膜晶體管M4導通，第一薄膜晶體管M1和第二薄膜晶體管M2截止；第三薄膜晶體管M3導通后使得電容C1接地并放電，第四薄膜晶體管M4導通后使得輸出端N接地并放電。

現有技術的上述GoA電路雖然簡單，但是存在以下技術缺陷：

由于對電容C1、進行放電的時間僅為第N+1周期，后續則不能對電容C1進行放電，由于一個周期的時間較短，因此并不能確保電容C1的電量放干凈，因此，電容C1在后續的周期也可能會對第二薄膜晶體管M2產生驅動電壓，從而使得第二薄膜晶體管M2導通，當CLK信號為高電平時使得第二薄膜晶體管M2的輸出端為高電平，但是這個時間段為本GoA電路的非工作時間段，因此，第二薄膜晶體管M2的輸出信號將會對整個畫面的顯示產生干擾，影響畫面質量。

發明內容

本發明實施例提供一種移位寄存器，以在非工作區域時能夠對電容和輸出端進行放電，從而確保所述移位寄存器在非工作區域時輸出的信號為零，不會對整個畫面的顯示產生干擾，提高畫面顯示質量。

一種移位寄存器，包括：

一電容，接收上級移位寄存器的輸出端輸出的觸發信號，在所述觸發信號的控制下進行充電，以提供第一驅動控制電壓至第一上拉單元；

第一上拉單元，與第一時鐘信號輸出端相連接，用于在所述第一驅動控制電壓的控制下進行開關操作，從而控制第一時鐘信號從信號輸出端輸出；

第一下拉控制單元，在第一時鐘信號和第二時鐘信號的控制下向第一下拉單元提供周期性的第一下拉控制信號，以控制所述第一下拉單元對所述電容進行周期性放電；

第一下拉單元，與第一下拉控制單元相連，在第一下拉控制信號的控制下對所述電容進行放電；

第二下拉控制單元，在第一時鐘信號和第二時鐘信號的控制下向第二下拉單元提供周期性的第二下拉控制信號；

第二下拉單元，與第二下拉控制單元相連，在第二下拉控制信號的控制下周期性的對所述第一上拉單元的輸出端進行放電。

較佳地，所述移位寄存器還包括：

第三下拉單元，在下一級移位寄存器返回的反饋信號的控制下進行開關操作，從而控制所述第一上拉單元的輸出端放電。

較佳地，所述移位寄存器，還包括：

第二上拉單元，與所述電容相連，接收上級移位寄存器的輸出端輸出的觸發信號，并在接收到所述觸發信號時導通；

所述電容，在所述第二上拉單元導通時進行充電。

較佳地，所述第一下拉控制單元包括：