[發(fā)明專利]移位寄存器、陣列基板驅(qū)動電路及顯示裝置

無效

• 申請?zhí)枺?/td>: 201210041352.2
• 申請日: 2012-02-21
• 公開（公告）號: CN102629461A
• 公開（公告）日: 2012-08-08
• 發(fā)明（設(shè)計）人: 崔文海
• 申請（專利權(quán)）人: 北京京東方光電科技有限公司
• 主分類號: G09G3/36
• 分類號: G09G3/36
• 代理公司: 北京同達(dá)信恒知識產(chǎn)權(quán)代理有限公司 11291
• 代理人: 郭潤湘

1.一種移位寄存器，其特征在于，包括：

一電容，接收上級移位寄存器的輸出端輸出的觸發(fā)信號，在所述觸發(fā)信號的控制下進(jìn)行充電，以提供第一驅(qū)動控制電壓至第一上拉單元；

第一上拉單元，與第一時鐘信號輸出端相連接，用于在所述第一驅(qū)動控制電壓的控制下進(jìn)行開關(guān)操作，從而控制第一時鐘信號從信號輸出端輸出；

第一下拉控制單元，在第一時鐘信號和第二時鐘信號的控制下向第一下拉單元提供周期性的第一下拉控制信號，以控制所述第一下拉單元對所述電容進(jìn)行周期性放電；

第一下拉單元，與第一下拉控制單元相連，在第一下拉控制信號的控制下對所述電容進(jìn)行放電；

第二下拉控制單元，在第一時鐘信號和第二時鐘信號的控制下向第二下拉單元提供周期性的第二下拉控制信號；

第二下拉單元，與第二下拉控制單元相連，在第二下拉控制信號的控制下周期性的對所述第一上拉單元的輸出端進(jìn)行放電。

2.如權(quán)利要求1所述的移位寄存器，其特征在于，還包括：

第三下拉單元，在下級移位寄存器返回的反饋信號的控制下進(jìn)行開關(guān)操作，從而控制所述第一上拉單元的輸出端放電。

3.如權(quán)利要求1所述的移位寄存器，其特征在于，還包括：

第二上拉單元，與所述電容相連，接收上級移位寄存器的輸出端輸出的觸發(fā)信號，并在接收到所述觸發(fā)信號時導(dǎo)通；

所述電容，在所述第二上拉單元導(dǎo)通時進(jìn)行充電。

4.如權(quán)利要求1～3任一項所述的移位寄存器，其特征在于，所述第一下拉控制單元包括：

第一開關(guān)單元，在所述第二時鐘信號控制下導(dǎo)通，提供第二驅(qū)動控制電壓，以使所述第一下拉單元在所述第二驅(qū)動控制電壓的控制下導(dǎo)通；

第二開關(guān)單元，在所述第一時鐘信號控制下導(dǎo)通，以控制所述第一開關(guān)單元接地；

第三開關(guān)單元，在所述所述觸發(fā)信號控制下導(dǎo)通，以控制所述第一開關(guān)單元接地。

5.如權(quán)利要求4所述的移位寄存器，其特征在于，所述第二下拉控制單元包括：

第四開關(guān)單元，在所述第二時鐘信號控制下導(dǎo)通，提供第三驅(qū)動控制電壓，以使所述第二下拉單元在所述第三驅(qū)動控制電壓的控制下導(dǎo)通；

第五開關(guān)單元，在所述第一時鐘信號控制下導(dǎo)通，以控制所述第四開關(guān)單元接地。

6.如權(quán)利要求5所述的移位寄存器，其特征在于，所述第一上拉單元包括第一薄膜晶體管，所述第二上拉單元包括第二薄膜晶體管；

所述第二薄膜晶體管的漏極和柵極均與所述上級移位寄存器的輸出端相連，源極與所述電容相連；

所述第一薄膜晶體管的漏極與第一時鐘信號輸出端相連，柵極與所述電容相連以接收所述第一驅(qū)動控制電壓，源極與信號輸出端相連。

7.如權(quán)利要求6所述的移位寄存器，其特征在于，所述第第一開關(guān)單元包括第三薄膜晶體管，第二開關(guān)單元包括第四晶體薄膜管，第三開關(guān)單元包括第五薄膜晶體管時，所述第一下拉單元包括第六薄膜晶體管；

所述第三薄膜晶體管的漏極和柵極均與第二時鐘信號輸出端相連接，源極分別與第四薄膜晶體管的漏極、第五薄膜晶體管的漏極以及第六薄膜晶體管的柵極相連接；

所述第四薄膜晶體管的柵極與第一時鐘信號輸出端相連接，漏極與所述第三薄膜晶體管的源極相連接，源極接地；

所述第五薄膜晶體管的柵極與所述上級移位寄存器的輸出端相連接，漏極與所述第三薄膜晶體管的源極相連接，源極接地；

所述第六薄膜晶體管的柵極與所述第三薄膜晶體管的源極相連接，并接收第二驅(qū)動控制電壓，漏極與所述電容相連接，源極接地。

8.如權(quán)利要求7所述的移位寄存器，其特征在于，所述第四開關(guān)單元包括第七薄膜晶體管，第五開關(guān)單元包括第八薄膜晶體管，第二下拉單元包括第九薄膜晶體管；

所述第七薄膜晶體管的漏極和柵極均與第二時鐘信號輸出端相連接，源極分別與第八薄膜晶體管的漏極、第九薄膜晶體管的柵極相連接；

所述第八薄膜晶體管的漏極與第七薄膜晶體管的源極相連接，柵極與第一時鐘信號輸出端相連接，源極接地；

所述第九薄膜晶體管的漏極與所述第一薄膜晶體管的輸出端相連接，柵極與所述第七薄膜晶體管的源極相連接并接收第三驅(qū)動控制電壓，源極接地。