[發(fā)明專利]多芯片堆棧的封裝件及其制法

無效

• 申請(qǐng)?zhí)枺?/td>: 201210040754.0
• 申請(qǐng)日: 2012-02-21
• 公開（公告）號(hào): CN103208486A
• 公開（公告）日: 2013-07-17
• 發(fā)明（設(shè)計(jì)）人: 蔡芳霖;江政嘉;劉正仁;施嘉凱;張翊峰
• 申請(qǐng)（專利權(quán)）人: 矽品精密工業(yè)股份有限公司
• 主分類號(hào): H01L25/065
• 分類號(hào): H01L25/065;H01L23/495
• 代理公司: 北京戈程知識(shí)產(chǎn)權(quán)代理有限公司 11314
• 代理人: 程偉;王錦陽

技術(shù)領(lǐng)域

本發(fā)明涉及一種封裝件及其制法，尤其指一種多芯片堆棧的封裝件及其制法。

背景技術(shù)

隨著半導(dǎo)體封裝件的尺寸愈來愈小并且功能愈來愈多的需求不斷地上升，業(yè)界不斷開發(fā)新的封裝件技術(shù)，其中一種方式便是將半導(dǎo)體芯片垂直地堆棧并封裝于基板上，以達(dá)到封裝空間的有效充分運(yùn)用。

請(qǐng)參閱圖1，其為現(xiàn)有例如第7,535,109號(hào)美國(guó)專利的層疊式半導(dǎo)體封裝件的剖視圖。

如圖所示，將多個(gè)半導(dǎo)體芯片11垂直堆棧于基板10上，各該半導(dǎo)體芯片11之間間隔有環(huán)氧樹脂12，各該半導(dǎo)體芯片11具有焊墊111，該焊墊111上經(jīng)由打線機(jī)臺(tái)焊接焊線14，并于該基板10上形成垂直豎設(shè)的導(dǎo)電膠13，該導(dǎo)電膠13連接該等半導(dǎo)體芯片11周緣，且各該半導(dǎo)體芯片11借由該焊線14以電性連接至該導(dǎo)電膠13，以使各該半導(dǎo)體芯片11與基板10之間能彼此電性連接。

現(xiàn)有封裝件的焊線的弧線高度需控制極為精密，當(dāng)弧線高度太高時(shí)，焊線會(huì)碰到下方的半導(dǎo)體芯片而造成產(chǎn)品失效(fail)。然而，該焊線的線弧高度并不易控制，因此需要增加半導(dǎo)體芯片與半導(dǎo)體芯片間的間距，如此則難以降低整體封裝件的厚度，且此封裝件無法測(cè)試焊線與半導(dǎo)體芯片之間的接著狀態(tài)，而有礙于良率的提升與成本的降低。

因此，如何避免上述現(xiàn)有技術(shù)中的種種問題，以減低封裝件的厚度，并增進(jìn)整體良率與降低整體成本，實(shí)已成為目前亟欲解決的課題。

發(fā)明內(nèi)容

有鑒于上述現(xiàn)有技術(shù)的缺失，本發(fā)明的主要目的在于提供一種多芯片堆棧的封裝件及其制法。

本發(fā)明的多芯片堆棧的封裝件包括：基板；多個(gè)具有電極墊的半導(dǎo)體芯片，其交錯(cuò)地堆棧于該基板上，各該半導(dǎo)體芯片突出于鄰接的該半導(dǎo)體芯片，各該半導(dǎo)體芯片上接置有對(duì)應(yīng)電性連接該電極墊的導(dǎo)接端，該導(dǎo)接端的一端則突出于各該半導(dǎo)體芯片的一側(cè)邊；以及用以電性連接該基板及該導(dǎo)接端的導(dǎo)電組件。

本發(fā)明提供另一種多芯片堆棧的封裝件，其包括：基板；多個(gè)具有電極墊的半導(dǎo)體芯片，其堆棧于該基板上，各該半導(dǎo)體芯片上接置有對(duì)應(yīng)電性連接該電極墊的導(dǎo)接端，該導(dǎo)接端的一端突出于各該半導(dǎo)體芯片的一側(cè)邊，且該等半導(dǎo)體芯片間還設(shè)有導(dǎo)線架本體部；以及導(dǎo)電組件，其用以電性連接該基板及該導(dǎo)接端。

本發(fā)明還提供一種多芯片堆棧的封裝件的制法，其包括：于一基板上交錯(cuò)地堆棧多個(gè)具有電極墊的半導(dǎo)體芯片，各該半導(dǎo)體芯片突出于鄰接的該半導(dǎo)體芯片，各該半導(dǎo)體芯片上接置有對(duì)應(yīng)電性連接該電極墊的導(dǎo)接端，且該導(dǎo)接端的一端突出于各該半導(dǎo)體芯片的一側(cè)邊；以及以多個(gè)導(dǎo)電組件電性連接該基板及該導(dǎo)接端。

本發(fā)明又提供一種多芯片堆棧的封裝件的制法，其包括：提供一具有多個(gè)半導(dǎo)體芯片的基材，各該半導(dǎo)體芯片具有電極墊；設(shè)置線路于該電極墊上，且各該線路用于將一該半導(dǎo)體芯片的電極墊電性連接至一相鄰的半導(dǎo)體芯片的電極墊；切割該基材，以分離各該半導(dǎo)體芯片；切割該線路，以使各該半導(dǎo)體芯片之間分離，且該線路的一端突出于該半導(dǎo)體芯片的一側(cè)邊；于一基板上堆棧該等半導(dǎo)體芯片；以及以多個(gè)導(dǎo)電組件電性連接該基板及該線路。

由上可知，因?yàn)楸景l(fā)明的多芯片堆棧的封裝件是借由導(dǎo)線架以做為各半導(dǎo)體芯片的電性連接組件，所以可有效控制各該半導(dǎo)體芯片之間的間距至最小高度；此外，本發(fā)明的封裝件為交錯(cuò)偏移地堆棧，因此可避免各該半導(dǎo)體芯片之間的短路問題；而且，半導(dǎo)體芯片不需制作線路重布層或進(jìn)行打線工藝，只需貼合導(dǎo)線架，再者本發(fā)明可在制作過程中測(cè)試電極墊與其上的導(dǎo)接端的結(jié)合狀態(tài)，故整體成本較低且良率較高。

附圖說明

圖1為現(xiàn)有的層疊式半導(dǎo)體封裝件的剖視圖。

圖2A至圖2E為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第一實(shí)施例的剖視圖，其中，圖2C’與圖2D’分別為圖2C與圖2D的俯視圖，圖2E’為圖2E的另一實(shí)施方法。

圖3A至圖3C為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第二實(shí)施例的俯視圖。

圖4A至圖4C為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第三實(shí)施例的俯視圖。

圖5為本發(fā)明的多芯片垂直堆棧的封裝件的第四實(shí)施例的俯視圖。

圖6A至圖6I為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第五實(shí)施例的剖視圖。

圖7A至圖7K為本發(fā)明的多芯片垂直堆棧的封裝件及其制法的第六實(shí)施例的剖視圖。

主要組件符號(hào)說明

10，30，64，76????????基板

11，21’，63’，70’??半導(dǎo)體芯片

111???????????????????焊墊