[發明專利]與CMOS邏輯工藝兼容的非揮發性記憶體陣列及操作方法

有效

• 申請號: 201210039573.6
• 申請日: 2012-02-21
• 公開（公告）號: CN102568577A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 方英嬌
• 申請（專利權）人: 無錫來燕微電子有限公司
• 主分類號: G11C16/06
• 分類號: G11C16/06;G11C16/34;G11C16/02;H01L27/115
• 代理公司: 無錫市大為專利商標事務所 32104
• 代理人: 曹祖良

技術領域

本發明涉及一種非揮發性記憶體陣列及操作方法，尤其是一種與CMOS邏輯工藝兼容的非揮發性記憶體陣列及操作方法，屬于集成電路的技術領域。

背景技術

對于片上系統(SoC)應用，它是把許多功能塊集成到一個集成電路中。最常用的片上系統包括一個微處理器或微控制器、靜態隨機存取存儲器(SRAM)模塊、非揮發性記憶體以及各種特殊功能的邏輯塊。然而，傳統的非揮發性記憶體中的進程，這通常使用疊柵或分裂柵存儲單元，與傳統的邏輯工藝不兼容。

通常對于非揮發性記憶體模快，因有很多個記憶體的單細胞組成；要做小記憶體模快芯片，通常用不同的方法把記憶體的單細胞進行不同的陣列組和，把記憶體的各個單細胞間，盡可能的共同分亨相同的部分使要做小記憶體模快芯片做小。

非揮發性記憶體(NVM)工藝和傳統的邏輯工藝是不一樣的。非揮發性記憶體(NVM)工藝和傳統的邏輯工藝合在一起的話，將使工藝變成一個更為復雜和昂貴的組合；由于SoC應用的非揮發記憶體典型的用法是在關系到整體的芯片尺寸小，因此這種做法是不可取的。

發明內容

本發明的目的是克服現有技術中存在的不足，提供一種與CMOS邏輯工藝兼容的非揮發性記憶體陣列及操作方法，其結構緊湊，能與CMOS工藝兼容，降低芯片成本，安全可靠。

按照本發明提供的技術方案，所述與CMOS邏輯工藝兼容的非揮發性記憶體陣列，包括由若干記憶體細胞組成的行記憶體細胞群組及列記憶體細胞群組；記憶體細胞位于所述半導體基板內的上部，所述記憶體細胞包括PMOS訪問晶體管、NMOS編程晶體管及NMOS控制電容；所述PMOS訪問晶體管、NMOS編程晶體管與NMOS控制電容間通過半導體基板內的領域介質區域相互隔離；所述記憶體細胞通過半導體基板內的第二N型區域及所述第二N型區域上方的第三N型區域與半導體基板隔離；半導體基板的表面上淀積有柵介質層，所述柵介質層上設有浮柵電極，所述浮柵電極覆蓋并貫穿PMOS訪問晶體管、NMOS編程晶體管及NMOS控制電容上方對應的柵介質層，浮柵電極的兩側淀積有側面保護層，所述側面保護層覆蓋浮柵電極側壁；

行記憶體細胞群組中對應NMOS控制電容的NMOS控制電容源極區、NMOS控制電容漏極區均與相應的導電字線電極WL相連；列記憶體細胞群組中對應NMOS控制電容的第二P型區域均與導電字線WLPW相連；列記憶體細胞群組中對應PMOS訪問晶體管的PMOS訪問晶體管源極區均與相應的導電位線電極BL，列記憶體細胞群組中對應PMOS訪問晶體管的PMOS訪問晶體管漏極區均與相應的導電位線電極BY相連；列記憶體細胞群組中對應PMOS訪問晶體管的第一N型區域均與導電位線N阱電極BLNW相連；列記憶體細胞群組中對應NMOS編程晶體管的NMOS編程晶體管源極區、NMOS編程晶體管漏極區及第三P型區域均與相應的導電編程線電極P相連，以連接成所需的非揮發性記憶體陣列。

所述半導體基板為P型導電類型基板，所述半導體基板的材料包括硅。所述柵介質層的材料包括二氧化硅。

所述浮柵電極的包括導電多晶硅。所述側面保護層為氮化硅或二氧化硅。

一種與CMOS邏輯工藝兼容的非揮發性記憶體陣列操作方法，所述非揮發性記憶體陣列包括由若干記憶體細胞構成的行記憶體細胞群組及列記憶體細胞群組；對非揮發性記憶體陣列的操作方法包括數據寫入操作、數據讀取操作及數據擦除操作；

選取行記憶體細胞群組與相應列記憶體細胞群組交叉確定的記憶體細胞，并將第一操作偏壓、第二操作偏壓、第三操作偏壓、第四操作偏壓、第五操作偏壓及第六操作偏壓分別施加在與所述交叉確定記憶體細胞相連的導電字線電極WL、導電字線WLPW，導電位線電極BL、導電位線電極BY、導電位線N阱電極BLNW及導電編程線電極P上，且將半導體基板置位第七操作偏壓；

將第八操作偏壓、第九操作偏壓、第十操作偏壓、第十一操作偏壓、第十二操作偏壓及第十三操作偏壓分別施加在非揮發性記憶體陣列中除與上述交叉確定記憶體細胞相連的導電字線電極WL、導電字線WLPW，導電位線電極BL、導電位線電極BY、導電位線N阱電極BLNW及導電編程線電極P上，且第十二操作偏壓與第五操作偏壓始終保持相等；