[發明專利]與CMOS邏輯工藝兼容的非揮發性記憶體陣列及操作方法

有效

• 申請號: 201210039573.6
• 申請日: 2012-02-21
• 公開（公告）號: CN102568577A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 方英嬌
• 申請（專利權）人: 無錫來燕微電子有限公司
• 主分類號: G11C16/06
• 分類號: G11C16/06;G11C16/34;G11C16/02;H01L27/115
• 代理公司: 無錫市大為專利商標事務所 32104
• 代理人: 曹祖良

1.一種與CMOS邏輯工藝兼容的非揮發性記憶體陣列，其特征是：包括由若干記憶體細胞（200）組成的行記憶體細胞群組及列記憶體細胞群組；記憶體細胞（200）位于所述半導體基板（201）內的上部，所述記憶體細胞（200）包括PMOS訪問晶體管（210）、NMOS編程晶體管（230）及NMOS控制電容（220）；所述PMOS訪問晶體管（210）、NMOS編程晶體管（230）與NMOS控制電容（220）間通過半導體基板（201）內的領域介質區域（214）相互隔離；所述記憶體細胞（200）通過半導體基板（201）內的第二N型區域（203）及所述第二N型區域（203）上方的第三N型區域（204）與半導體基板（201）隔離；半導體基板（201）的表面上淀積有柵介質層（215），所述柵介質層（215）上設有浮柵電極（216），所述浮柵電極（216）覆蓋并貫穿PMOS訪問晶體管（210）、NMOS編程晶體管（230）及NMOS控制電容（220）上方對應的柵介質層（215），浮柵電極（216）的兩側淀積有側面保護層（217），所述側面保護層（217）覆蓋浮柵電極（216）側壁；

行記憶體細胞群組中對應NMOS控制電容（220）的NMOS控制電容源極區（206）、NMOS控制電容漏極區（209）均與相應的導電字線電極WL相連；列記憶體細胞群組中對應NMOS控制電容（220）的第二P型區域（205）均與導電字線WLPW相連；列記憶體細胞群組中對應PMOS訪問晶體管（210）的PMOS訪問晶體管源極區（213）均與相應的導電位線電極BL，列記憶體細胞群組中對應PMOS訪問晶體管（210）的PMOS訪問晶體管漏極區（221）均與相應的導電位線電極BY相連；列記憶體細胞群組中對應PMOS訪問晶體管（210）的第一N型區域（202）均與導電位線N阱電極BLNW相連；列記憶體細胞群組中對應NMOS編程晶體管（230）的NMOS編程晶體管源極區（224）、NMOS編程晶體管漏極區（227）及第三P型區域（231）均與相應的導電編程線電極P相連，以連接成所需的非揮發性記憶體陣列。

2.根據權利要求1所述的與CMOS邏輯工藝兼容的非揮發性記憶體陣列，其特征是：所述半導體基板（201）為P型導電類型基板，所述半導體基板（201）的材料包括硅。

3.根據權利要求1所述的與CMOS邏輯工藝兼容的非揮發性記憶體陣列，其特征是：所述柵介質層（215）的材料包括二氧化硅。

4.根據權利要求1所述的與CMOS邏輯工藝兼容的非揮發性記憶體陣列，其特征是：所述浮柵電極（216）的包括導電多晶硅。

5.根據權利要求1所述的與CMOS邏輯工藝兼容的非揮發性記憶體陣列，其特征是：所述側面保護層（217）為氮化硅或二氧化硅。