[發明專利]ddr系列pcb板時序補償方法、系統及終端

有效

• 申請號: 201210037806.9
• 申請日: 2012-02-17
• 公開（公告）號: CN103257309A
• 公開（公告）日: 2013-08-21
• 發明（設計）人: 操冬華;胡勝發
• 申請（專利權）人: 安凱(廣州）微電子技術有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 深圳中一專利商標事務所 44237
• 代理人: 張全文

技術領域

本發明屬于信號處理領域，尤其涉及ddr系列pcb板時序補償方法、系統及終端。

背景技術

隨著嵌入式電子產品的發展，現在的多媒體處理器已經能夠運行很高的主頻，以滿足操作系統日益增長的應用需求，比如運行主頻達到1.2Ghz的存儲器arm-context?a9能夠實現智能操作系統的各種應用需求，滿足現在嵌入式智能操作系統運行的需要。

然而，為了同時滿足操作系統的大內存和低成本的需求，目前市場一般選擇雙倍速率同步動態隨機存儲器(Double?Data?Rate?SDRAM，ddr)、ddr2和ddr3這些速度快、容量大和成本低的存儲器作為系統的內存。但是這些存儲器因數據傳輸速度比較快，對信號的品質和時序要求比較高，而傳統的芯片設計，對芯片外部的時序考慮很少，尤其在高速情況下，隨著系統的主頻不斷的提高，功耗的增大，在電磁干擾和信號的完整性等方面會給信號帶來各種影響，若直接使用芯片，不對芯片上的信號進行處理，則數據線上的信號容易出現傳輸不同步的現象，進而引起終端的數據采集出現問題。比如，如果印刷電路板(Printed?Circuit?Board，pcb)布線有問題，滿足不了高速，高要求的應用環境和應用條件，就會影響芯片外部的時序，從而導致數據線上的信號在pcb板上的傳輸不同步。

發明內容

本發明實施例提供了一種ddr系列pcb板時序補償方法，旨在解決現有的操作系統在選用容量大和成本低的存儲器作為系統的內存時，所導致的數據線上的信號傳輸不同步的問題。

本發明實施例是這樣實現的，ddr系列pcb板時序補償方法，所述方法包括下述步驟：

對pcb板的布板設計進行仿真，以測試出所述pcb板的布板設計的同步信號的時序偏差時間；

對所述pcb板的布板設計對應的實際pcb板進行測試，以測試出所述實際pcb板上同步信號的時序偏差時間；

根據所述實際pcb板上同步信號的時序偏差時間校準所述pcb板的布板設計的同步信號的時序偏差時間；

結合實際測量的主控端單個延時電路的延時單元時間和所述實際pcb板上同步信號的時序偏差時間，確定需設置的主控端補償的最少單個延時電路單元個數；

結合主控端的單個延時電路的延時單元時間長度和校準后的所述pcb板的布板設計的同步信號的時序偏差時間，設置主控端的補償延時電路單元個數以使校準后的所述pcb板的布板設計的同步信號達到同步。

本發明實施例的另一目的在于提供一種ddr系列pcb板時序補償系統，所述系統包括：

仿真信號時序偏差時間測量單元，用于對pcb板的布板設計進行仿真，以測試出所述pcb板的布板設計的同步信號的時序偏差時間；

實際信號時序偏差時間測量單元，用于對所述pcb板的布板設計對應的實際pcb板進行測試，以測試出所述實際pcb板上同步信號的時序偏差時間；

仿真信號時序偏差時間校準單元，用于根據所述實際pcb板上同步信號的時序偏差時間校準所述pcb板的布板設計的同步信號的時序偏差時間；

單個延時電路個數確定單元，用于結合實際測量的主控端單個延時電路的延時單元時間和所述實際pcb板上同步信號的時序偏差時間，確定需設置的主控端補償的最少單個延時電路單元個數；

延時電路設置單元，用于結合主控端的單個延時電路的延時單元時間長度和校準后的所述pcb板的布板設計的同步信號的時序偏差時間，設置主控端的補償延時電路單元個數以使校準后的所述pcb板的布板設計的同步信號達到同步。

本發明實施例的另一目的在于提供一種ddr系列pcb板時序補償終端，所述終端包括上述的ddr系列pcb板時序補償系統。

本發明實施例能夠有效降低因pcb板布線的差異所引起的數據線上信號傳輸不同步的概率，進而降低終端出現數據采集問題的概率。

附圖說明

圖1是本發明第一實施例提供的ddr系列pcb板時序補償方法流程；

圖2是本發明第一實施例提供的主控端的延時電路示意圖；

圖3是本發明第二實施例提供的ddr系列pcb板時序補償系統結構圖。

具體實施方式

為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。