[發(fā)明專利]一種減少MOSFET耦合干擾的側墻工藝的制備方法

無效

• 申請?zhí)枺?/td>: 201210037507.5
• 申請日: 2012-02-17
• 公開（公告）號: CN102543758A
• 公開（公告）日: 2012-07-04
• 發(fā)明（設計）人: 黃曉櫓;陳玉文
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 吳世華;馮志云

技術領域

本發(fā)明涉及半導體器件技術領域，尤其涉及一種互補金屬氧化物半導體(Complementary?Metal?Oxide?Semiconductor，簡稱CMOS)器件結構單元及減少MOSFET耦合干擾的側墻工藝的制備方法。

背景技術

自從第一個晶體管發(fā)明以來，經過幾十年的飛速發(fā)展，晶體管的橫向和縱向尺寸都迅速縮小。據(jù)國際半導體技術藍圖(ITRS，International?Technology?Roadmap?for?Semiconductors)在2004年的預測，到2018年晶體管的特征尺寸將達到7nm。尺寸的持續(xù)縮小使晶體管的性能(速度)不斷提高，也使得我們能夠在相同面積的芯片上集成更多的器件，集成電路的功能越來越強，同時也降低了單位功能成本。

然而，器件特征尺寸的不斷減小也帶來了一系列的挑戰(zhàn)。當器件的特征尺寸進入到深亞微米以后，器件的短溝道效應(Short?Channel?Effect，簡稱SCE)日趨嚴重，從而使器件的性能退化。短溝道效應(Short?Channel?Effect)是CMOS器件溝道長度縮小時常見的現(xiàn)象，它會造成閾值電壓漂移、源漏穿通、漏極感應勢壘降低(Drain?induced?barrier?lower，簡稱DIBL)(較高漏壓下)等特性，嚴重時會造成CMOS器件性能失效。

例如，目前常見的非揮發(fā)性存儲器，采用浮柵型或陷阱電荷俘獲型，浮柵型器件的柵極是由浮動柵極(floating?gate)和控制柵極(control?gate)組成的堆疊柵極，電荷阻擋層置于浮柵和控制柵之間，而隧穿氧化層位于浮柵和器件溝道之間。控制柵極連接字線(word?line)，浮柵用于存儲電荷，最常見的是采用多晶硅作為浮柵，控制柵極用于控制寫入/讀取操作。而對于陷阱電荷俘獲型器件，以電荷捕獲層(charge?trapping?layer)替代浮動柵極，如SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor)器件采用氮化硅作為電荷捕獲層。

由于非揮發(fā)存儲器單元浮柵或者電荷捕獲層的存在，當非揮發(fā)存儲器單元被不斷地按比例縮小且每兩個字線之間的距離變得太靠近時，會產生耦合干擾問題，導致存儲器單元器件的閾值電壓漂移，這在高階節(jié)點如45nm以下的集成電路產品工藝中將面臨的一個重大問題。

SCE可以用Yau提出的電荷共享模型來解釋，即當溝道變短時，源襯、漏襯PN結分享溝道耗盡區(qū)電荷與溝道總電荷的比例將增大，從而導致柵控能力下降。

根據(jù)電荷共享模型推導出的閾值電壓漂移公式：

可知：

抑制SCE的常規(guī)方法為以下三種(分別調節(jié)公式中標出的三個參數(shù))：(1)減小柵極介質層厚度tox；(2)減小溝道摻雜濃度Nb；(3)減小源襯、漏襯PN結的結深Xj。其中，針對tox的調節(jié)方案，由于介質層隧穿電流與氧化層厚度成指數(shù)關系，柵極介質層厚度不能無限減小，如對于傳統(tǒng)SiO2或者SiON介質層，當厚度減小到1nm時，將導致器件完全失效。

在現(xiàn)有技術中，對于高階的納米器件，已經引入高介電常數(shù)的HfO2、ZrO2、Al2O3或者其組合的高K材料作為柵極介電層，這樣可以保持較大厚度情況下達到等效EOT的效果。

然而，上述電荷共享模型未考慮CMOS器件源漏的邊緣電場通過其側墻的電容耦合而影響溝道的效應，在使用的SiO2或者SiON介質層較薄時，這種影響效應還不明顯。但當采用高K材料的厚柵介質層時，這種效應將對CMOS器件影響變大，嚴重時會造成CMOS器件特性衰退。

對于如何減小這種效應，從理論分析可知有兩種方法：一是增大側墻的厚度，二是降低側墻的介電常數(shù)。在這兩種方法中，前者不利于集成密度增大；后者是一種有效的辦法，可以減小側墻的耦合電容，從而減弱器件源漏的邊緣電場通過側墻的電容耦合影響溝道的效應。

然而，目前CMOS器件的側墻材料(例如，非揮發(fā)性器件的側墻材料)尚停留在傳統(tǒng)的側墻工藝，其一般分以下幾種：

①、ONO型，即內側SiO2，中間Si3N4，外側SiO2

②、NO型，即內側Si3N4，外側SiO2

③、ON型，即內側SiO2，外側Si3N4

④、全部為SiO2

⑤、全部為Si3N4

即采用SiO2或者Si3N4或者其組合作為側墻材料，而SiO2的相對介電常數(shù)是3.9，Si3N4的相對介電常數(shù)更是SiO2的兩倍。當非揮發(fā)存儲器單元被不斷地按比例縮小且每兩個字線之間的距離變得太靠近時，耦合干擾問題將越來越嚴重。