[發明專利]一種減少MOSFET耦合干擾的側墻工藝的制備方法

無效

• 申請號: 201210037507.5
• 申請日: 2012-02-17
• 公開（公告）號: CN102543758A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 黃曉櫓;陳玉文
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 吳世華;馮志云

1.一種減少MOSFET耦合干擾的側墻工藝的制備方法，所述的側墻包含于CMOS器件的主體單元中，其包括：半導體襯底、形成于所述半導體襯底上的柵氧化層和形成于所述柵氧化層上的柵極，其中，所述柵極的兩側形成有側墻；其特征在于，所述的制備方法包括如下步驟：

步驟1：在半導體襯底上形成柵氧化層；

步驟2：在所述柵氧化層上制備柵極；

步驟3：在柵極和半導體襯底上沉積低K介質材料，沉積過程中進行碳摻雜從而形成含碳材料的低K介質層。

2.根據權利要求1所述的制備方法，其特征在于，所述側墻單元的低K介質層由SiO2、Si3N4或者其組合材料構成，且在SiO2或者Si3N4中摻入碳材料。

3.根據權利要求1所述的制備方法，其特征在于，所述側墻單元的低K介質層的相對介電常數為1.8～3.5。

4.根據權利要求1所述的制備方法，其特征在于，所述步驟3具體包括如下步驟：

步驟31：在柵極和半導體襯底上沉積并形成具有微孔結構的摻碳低K介質層內層，采用自對準刻蝕工藝使所述內層形成第一側墻層；

步驟32：在第一側墻層上沉積由SiO2、Si3N4或者其組合材料構成的外層，采用自對準刻蝕工藝使所述外層形成第二側墻層。

5.根據權利要求4所述的制備方法，其特征在于，所述內層由SiO2或者Si3N4或者其組合材料構成，且在SiO2或者Si3N4中摻入碳材料。

6.根據權利要求4所述的減少MOSFET耦合干擾的側墻工藝的制備方法，其特征在于，所述內層由為無定形碳材料構成。

7.根據權利要求4所述的制備方法，其特征在于，所述步驟31中所形成側墻內層的頂端低于所述步驟32中所形成側墻外層的頂端。

8.根據權利要求4所述的制備方法，其特征在于，所述低K介質層的外層由SiO2或者Si3N4或者其組合材料構成。

9.根據權利要求4所述的制備方法，其特征在于，所述側墻單元的低K介質層的外層由SiO2、Si3N4或者其組合材料構成，且在SiO2或者Si3N4中摻入碳材料。

10.根據權利要求1所述的制備方法，其特征在于，所述柵氧化層的材料為HfO2、ZrO2、Al2O3中的任一種或其組合。

11.根據權利要求1所述的制備方法，其特征在于，所述主體單元為浮柵型非揮發性存儲器單元結構；其中，所述的柵極從下往上包括隧穿氧化層、浮動柵極層、電荷阻擋層和控制柵極層。

12.根據權利要求1所述的制備方法，其特征在于，所述主體單元為陷阱電荷俘獲型非揮發性存儲器單元結構；其中，所述柵極從下往上包括隧穿氧化層、電荷捕捉層、電荷阻擋層和控制柵極層。

13.根據權利要求1所述的制備方法，其特征在于，所述的柵氧化層單元為高K厚柵介質層。