[發明專利]半導體器件及其制造方法

有效

• 申請號: 201210036105.3
• 申請日: 2012-02-15
• 公開（公告）號: CN102646680B
• 公開（公告）日: 2016-11-30
• 發明（設計）人: 竹內雅彥
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L27/11
• 分類號: H01L27/11;H01L23/528;H01L21/8244;H01L21/768
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 陳偉

技術領域

本發明涉及一種半導體器件及其制造方法，尤其涉及一種適用于制造具有對接部間隔較窄的柵極電極的半導體元件的有效技術。

背景技術

隨著半導體器件的細微化的推進，例如在縮小柵極對接方向(柵極寬度方向，即與構成SRAM[Static?Random?Access?Memory：靜態隨機存取存儲器)的柵極的延伸方向平行的方向])的設計時，具有通過兩次曝光及兩次蝕刻對構成SRAM的柵極電極進行圖案化的方法。該方法是為了實現半導體器件的細微化而追加了切斷柵極端部的掩膜來進行加工的技術，被用于具有沿單向間斷地排列有多個且沿該方向延伸的柵極電極的MIS(Metal?Insulator?Semiconductor：金屬絕緣體半導體)型FET(Field?Effect?Transistor：場效應晶體管)等。本專利申請書中，將前述為了加工柵極電極間的對接部而追加掩膜進行圖案化的技術稱作端切(end?cut)。通過使用端切，在使多個柵極圖形沿著延伸方向排列成一列時，能夠高精度地縮小各柵極電極間的對接部的間隔來形成柵極電極。

在專利文獻1(日本特開2009-252825號公報)中記載了在形成于較窄的柵極電極間的層間絕緣膜內防止產生空洞(void)，從而防止出現夾著所述柵極電極間的區域而配置的導電材料因空洞而被導通的現象。其中記載了降低相鄰的柵極電極間的部分區域的縱橫比的方法。另外，專利文獻1中記載的技術并非關于柵極電極的端部間彼此相對而靠近的對接部。

專利文獻1：日本特開2009-252825號公報

發明內容

在具有使用端切而形成的柵極電極的半導體器件中，在柵極電極的柵極長度方向上相鄰的柵極電極之間，柵極電極間的間隔比上述對接部的柵極電極間的間隔寬，因此在柵極電極間形成的層間絕緣膜的埋入性不存在問題。但是，在實現了細微化的半導體器件，例如32nm節點以下的半導體器件中，在柵極電極的延伸方向上，相鄰的柵極電極之間(對接部)的層間絕緣膜的埋入性有可能存在問題。

如果在32nm節點或28nm節點等半導體器件的制造工序中進行端切，則在柵極電極的延伸方向上相鄰的柵極電極之間(對接部)的距離將達到30～50nm左右。在這種具有較窄間隔的多個柵極電極上形成層間絕緣膜時，由于在對接部處柵極圖形間的距離較窄，因此埋入性變差，從而有可能在層間絕緣膜內形成空洞(空隙)。隨后，如果以包夾形成有空洞的對接部的方式在層間絕緣膜上形成接觸孔，并在各接觸孔內埋入W(鎢)等導電材料以形成接觸插塞，則導電材料也會填充到所述空洞內，導致兩個接觸插塞經由所述空洞內的導電材料引起短路(short)，從而導致成品率惡化、或造成半導體器件的可靠性下降的問題。

本發明的目的在于提高制造工序中的成品率，或者提高半導體器件的可靠性。

本發明的目的特別是在于防止接觸插塞間因柵極電極間的空洞出現短路的現象。

本發明的所述內容及所述內容以外的目的和新特征在本說明書的描述及附圖說明中寫明。

下面簡要說明關于本專利申請書中所公開的實施方式中具有代表性的實施方式的概要。

本發明優選的一實施方式的半導體器件為具有：多個柵極電極，所述多個柵極電極在沿著半導體襯底主表面的第1方向上延伸，并沿所述第1方向排列而形成在所述半導體襯底上；第1絕緣膜，所述第1絕緣膜形成于所述第1方向上相鄰的所述多個柵極電極之間；第2絕緣膜，所述第2絕緣膜在與所述第1方向正交的第2方向上的所述多個柵極電極的側面，且形成在從所述柵極電極露出的所述半導體襯底的上表面；以及多個接觸插塞，所述多個接觸插塞配置在所述第1絕緣膜的兩側，且連接到所述半導體襯底上，并且，所述第1絕緣膜及所述第2絕緣膜構成第3絕緣膜，所述第3絕緣膜以覆蓋所述半導體襯底及所述多個柵極電極的方式形成，所述第1絕緣膜上表面的最低位置比所述第2絕緣膜上表面的最低位置高。