[發明專利]一種單端操作的亞閾值存儲單元電路

無效

• 申請號: 201210036104.9
• 申請日: 2012-02-17
• 公開（公告）號: CN102592660A
• 公開（公告）日: 2012-07-18
• 發明（設計）人: 吳秀龍;柏娜;譚守標;李正平;孟堅;陳軍寧;徐超;代月花;龔展立
• 申請（專利權）人: 安徽大學
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 奚幼堅

技術領域

本發明涉及工作在亞閾值區域下的一種單端操作的亞閾值存儲單元電路，屬于集成電路設計技術領域。

背景技術

存儲單元陣列是現代片上系統(SOC)的重要組成部分，也往往是系統設計的瓶頸。隨著市場對便攜式設備的要求不斷提高，存儲單元陣列的功耗也要隨之降低。亞閾值設計是當前存儲陣列超低功耗設計的熱點。通過降低電源電壓(Vdd)進入電路的亞閾值區域——Vdd小于閾值電壓(Vth)，進而顯著降低系統的動態功耗和靜態功耗。亞閾值存儲單元陣列的設計尤其顯示了亞閾值設計在低功耗方面的優異性能。

隨著制造工藝的不斷發展，特征尺寸進一步縮小，使得柵長L、柵寬W、氧化層厚度T_OX以及摻雜分布等工藝波動性對器件性能的影響愈發嚴重。其中隨機摻雜波動(Random?Dopant?Fluctuation，RDF)的影響最大，它會嚴重影響SRAM單元的穩定性，從而導致失效率迅速上升。作為數字系統的重要組成部分，存儲器的失效率將直接影響到系統良率。在典型的超閾值六管存儲單元單元設計中，設計者通常利用平衡下拉晶體管、上拉晶體管和傳輸晶體管之間驅動比關系的方法，在滿足良率要求的同時滿足存儲器單元的高密度要求。但是由于亞閾值區域晶體管驅動電流和閾值電壓成指數關系，工藝波動的影響也更加嚴重，僅靠單純的調節器件尺寸已經不能滿足設計的需要。此外，當電源電壓下降到亞閾值區域后，單元穩定性的下降使得half-selection對系統數據的影響加劇，甚至造成數據丟失。因此新型存儲單元結構設計成為亞閾值存儲電路平衡讀寫操作、降低half-selection狀態、滿足設計的良率要求的關鍵。

在典型的超閾值六管存儲單元單元設計中，通常采用雙端讀寫的操作方式實現對數據的正常寫入和讀出。在雙端操作的過程中，數據通過互補的兩條位線傳輸數據，這種數據傳輸方式盡管帶來了速度等方面的優勢，同時也帶來了更多的切換功耗，造成功耗的損失。因此，使用一條位線傳輸數據并采用單端操作模式的存儲單元逐漸成為研究的熱點。同時由于單端操作的存儲單元更貼合于對功耗要求嚴格而對速度要求放寬的亞閾值應用場合。但需要注意的是，單端操作的存儲單元也會存在難以寫入等問題。因此，如何在保證存儲單元正常操作的前提下滿足功耗、速度方面的需求成為存儲體設計的重要研究方向之一。

發明內容

本發明的目的是克服現有技術的缺陷，針對亞閾值電路的實際特點，設計了一種單端操作的亞閾值存儲單元電路，具有平衡存儲單元的各項指標，使系統性能最優，是一種能夠降低half-selection狀態影響的低功耗、單端操作的亞閾值存儲單元。它能夠在保證系統正常操作的前提下，實現動態操作的降低并同時降低half-selection狀態對存儲單元的影響。

為實現以上目的，本發明采用的技術方案如下：一種單端操作的亞閾值存儲單元電路，其特征在于：設有兩個PMOS管P1、P2及七個NMOS管N1～N7，兩個PMOS管P1及P2的體端均分別與各自的源級連接后與電源電壓Vdd連接，PMOS管P1的漏極與NMOS管N3、N4、N6的漏極、NMOS管N2的柵極以及PMOS管P2的柵極連接在一起，PMOS管P1的柵極與NMOS管N1、N7的柵極、PMOS管P2的漏極以及NMOS管N2的漏極連接在一起，七個NMOS管N1～N7的體端以及NMOS管N1、N2、N7的源極均接地，NMOS管N1的漏極與NMOS管N3、N4的源級連接在一起，NMOS管N3的柵極連接行寫控制信號RWR，NMOS管N4的柵極連接列寫控制信號CWR，NMOS管N5的柵極連接讀字線RWL，NMOS管N5的漏極連接讀位線RBL，NMOS管N5的源極連接NMOS管N7的漏極，NMOS管N6的柵極連接寫字線WWL，NMOS管N6的源極連接寫位線WBL。

與現有技術相比，本發明具有以下優點及顯著效果：