[發明專利]半導體元件的制作方法

無效

• 申請號: 201210036091.5
• 申請日: 2012-02-15
• 公開（公告）號: CN103021861A
• 公開（公告）日: 2013-04-03
• 發明（設計）人: 章正欣;陳逸男;劉獻文
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/8238
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 姜燕;邢雪紅

技術領域

本發明涉及一種集成電路的制造方法，尤其涉及一種以快速熱工藝(rapid?thermal?process，簡稱RTP)進行摻雜的集成電路的制造方法。

背景技術

一金屬氧化物場效晶體管(簡稱MOSFET)控制其下源極和漏極間的表面通道，通道、源極和漏極設置于半導體基底中，其中源極和漏極摻雜與基底相反的摻雜物。柵極與基底間分隔一例如柵極氧化物的薄絕緣層。金屬氧化物場效晶體管的操作包括輸入一電壓至柵極，于通道中產生一橫向電場，以控制通道縱向的傳導，在晶體管中，各源極和漏極于柵極下的基底形成結。舉例來說，基底可以是p型半導體材料，而源極和漏極可以是摻雜n型半導體材料。p型半導體材料與n型半導體材料的接觸稱為pn結。

一般來說，個人電腦例如微處理器的元件包括多個晶體管，而先進半導體世代的晶體管是包括淺耗盡區(或稱為淺結)?，F在用來形成結的技術主要是離子注入，然而，離子注入工藝越來越難達到符合90nm世代以下的淺溝槽結。此外，傳統的離子注入工藝會對基底產生損壞，因此需要熱處理工藝以進行修復。

發明內容

根據上述，為了克服現有技術的缺陷，本發明提供一種半導體元件的制作方法，包括：提供一基底；形成一柵極介電層于基底上；形成一柵電極于柵極介電層上；形成一間隔件于柵極介電層和柵電極的側壁；使用包括多個燈源和一偏壓施加系統的快速熱工藝(rapid?thermal?process)裝置摻雜基底，形成一源極/漏極區，其中在快速熱工藝裝置中，上述燈源照射氣態摻雜物(gaseous?dopant?species)，使氣態摻雜物激發成摻雜離子，且摻雜離子受到偏壓施加系統施加的偏壓產生移動，摻雜入基底中。

本發明提供一種半導體元件的制作方法，包括：提供一基底，包括一NMOS區和一PMOS區；形成一柵極介電層和一柵電極于基底的NMOS區和PMOS區上；形成一第一間隔件層于柵電極和基底上；形成一第一光致抗蝕劑層于基底的PMOS區上方；以PMOS區中的第一光致抗蝕劑層作為掩模，蝕刻NMOS區中的第一間隔件層，形成第一間隔件；移除第一光致抗蝕劑層；使用包括多個燈源和一偏壓施加系統的快速熱工藝裝置摻雜基底，于NMOS區形成一第一源極/漏極區，其中上述燈源照射第一氣態摻雜物，使第一氣態摻雜物激發成第一摻雜離子，且第一摻雜離子受到偏壓施加系統施加的偏壓產生移動，摻雜入基底的NMOS區中；形成一第二間隔件層于基底的NMOS區和PMOS區上方；形成一第二光致抗蝕劑層于基底的NMOS區上方；以第二光致抗蝕劑層作為掩模，蝕刻PMOS區中的第二間隔件層；以NMOS區的第二光致抗蝕劑層作為掩模，蝕刻PMOS區中的第一間隔件層，形成第二間隔件；移除第二光致抗蝕劑層；及使用包括多個燈源和偏壓施加系統的快速熱工藝裝置摻雜基底，于PMOS區形成一第二源極/漏極區，其中上述燈源照射第二氣態摻雜物，使第二氣態摻雜物激發成第二摻雜離子，且第二摻雜離子受到偏壓施加系統施加的偏壓產生移動，摻雜入基底的PMOS區中。

本發明使用快速熱工藝形成源極/漏極區具有以下優點：第一，快速熱工藝可形成非常淺的源極/漏極區，可用于深次微米半導體工藝。第二，可在同一快速熱工藝室中進行摻雜步驟和退火步驟，使得基底晶格損壞減少，或完全沒有產生基底晶格損壞。

為讓本發明的特征能更明顯易懂，下文特舉實施例，并配合附圖，作詳細說明如下。

附圖說明

圖1A～圖1F顯示本發明一實施例MOS晶體管的形成方法的剖面圖。

圖2顯示快速熱工藝室的示意圖。

圖3A～圖3G顯示本發明另一實施例MOS晶體管的形成方法的剖面圖。

其中，附圖標記說明如下：

102～基底；????????????????????????????104～柵極介電層；

104a～圖案化柵極介電層；?106～柵極層；

106a～柵電極；????108～光致抗蝕劑層；

110～間隔件層；??112～間隔件；

200～快速熱工藝室；??202～氣態摻雜物；

204～摻雜離子；??206～燈源；

208～基底；??210～托盤；

212～偏壓；??302～基底；

304～柵極介電層；??306～柵電極；

308～NMOS區；??310～PMOS區；

312～第一間隔件層；??314～第一光致抗蝕劑層；