[發(fā)明專利]半導(dǎo)體存儲(chǔ)器及其制造方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201210035735.9
• 申請(qǐng)日: 2012-02-16
• 公開（公告）號(hào): CN103258860A
• 公開（公告）日: 2013-08-21
• 發(fā)明（設(shè)計(jì)）人: 霍宗亮;劉明
• 申請(qǐng)（專利權(quán)）人: 中國科學(xué)院微電子研究所
• 主分類號(hào): H01L29/788
• 分類號(hào): H01L29/788;H01L29/49;H01L29/51;H01L27/115
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 逯長明;王寶筠

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體及制造技術(shù)，更具體地說，涉及一種半導(dǎo)體存儲(chǔ)器及其制造方法。

背景技術(shù)

隨著可攜式個(gè)人設(shè)備的流行，對(duì)存儲(chǔ)器的需求進(jìn)一步的增加，對(duì)存儲(chǔ)器技術(shù)的研究成為了信息技術(shù)研究的重要方向，為了更好地提高存儲(chǔ)密度和數(shù)據(jù)存儲(chǔ)的可靠性，研發(fā)重點(diǎn)逐漸主要集中在非揮發(fā)性存儲(chǔ)器。NOR型閃存是一種常用的非揮發(fā)性存儲(chǔ)器，其具有高速的特點(diǎn)，通常用于手機(jī)和通訊芯片中，作為代碼的存儲(chǔ)。

通常的NOR型閃存多為多晶硅浮柵的結(jié)構(gòu)，如圖1和圖2所示，圖1為常規(guī)的NOR型浮柵閃存的存儲(chǔ)陣列的版圖示意圖，圖2、圖3分別為存儲(chǔ)單元BB’方向、AA’方向的示意圖，NOR型浮柵閃存的存儲(chǔ)陣列由多個(gè)存儲(chǔ)單元100組成存儲(chǔ)陣列，在字線(WL，word?line)方向?yàn)闁哦询B102，柵堆疊102兩側(cè)沿位線(BL，bit?line)方向?yàn)樵绰﹨^(qū)104，柵堆疊102包括隧穿層102-1、多晶硅的浮柵(floating?gate)102-2、多晶硅間介質(zhì)層(IPD，Inter-Poly?Delectric)102-3和多晶硅的控制柵(contorl?gate)102-4，多晶硅的浮柵102-2為存儲(chǔ)層，在一條WL上，存儲(chǔ)單元溝道之間通過隔離106分隔開，存儲(chǔ)單元100的控制柵102-4連在一起，通常地，在字線上存儲(chǔ)單元之間的連接是通過單元之間的填充形成梳子狀的連接，如圖2所示。

然而，對(duì)于傳統(tǒng)的多晶硅閃存結(jié)構(gòu)，工藝上的差異使多晶硅的晶粒尺寸存在很大的差異，而晶粒的間隙的存在會(huì)引起存儲(chǔ)器件數(shù)據(jù)保存特性的退化，比如高濃度的磷摻雜會(huì)通過晶粒間隙在隧穿氧化層處累積，引起隧穿層勢(shì)壘降低。

此外，由于多晶硅的晶粒間隙的存在，很難采用熱氧工藝形成均勻高質(zhì)量的二氧化硅阻擋層，為此，需要引入二氧化硅/氮化硅/二氧化硅(ONO)的三層IPD結(jié)構(gòu)，具有較厚的厚度。隨著器件按比例縮小，存儲(chǔ)單元之間的間隔不斷變小，為了保證控制柵到浮柵的高耦合系數(shù)，而由于三層IPD結(jié)構(gòu)的阻擋層的厚度較大，為了保證高耦合系數(shù)和器件的性能，單元之間的間距w很難進(jìn)行縮小，限制器件單元進(jìn)一步縮小，影響存儲(chǔ)密度的提高。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例提供一種半導(dǎo)體存儲(chǔ)器，能夠提高大的溝道電流。

為實(shí)現(xiàn)上述目的，本發(fā)明實(shí)施例提供了如下技術(shù)方案：

一種半導(dǎo)體存儲(chǔ)器，為NOR型閃存存儲(chǔ)陣列中的存儲(chǔ)單元，包括：

襯底；

襯底上的隧穿層；

隧穿層上的浮柵和控制柵，以及浮柵和控制柵之間的阻擋層；

其中，所述浮柵采用單晶或微晶半導(dǎo)體材料。

可選地，所述阻擋層為單層結(jié)構(gòu)或兩層結(jié)構(gòu)。

可選地，所述阻擋層的材料為SiO₂、SiON或高k介質(zhì)材料。

可選地，所述浮柵的頂部基本為拱形。

根據(jù)本發(fā)明的另一方面，還提出了一種半導(dǎo)體存儲(chǔ)器的制造方法，所述器件為NOR型閃存存儲(chǔ)陣列中的存儲(chǔ)單元，包括：

提供SOI襯底；

圖案化所述SOI襯底的頂層硅和埋氧層，以形成隧穿層及浮柵；

在所述浮柵上形成阻擋層，以及在所述阻擋層上形成控制柵。

可選地，所述阻擋層為單層結(jié)構(gòu)或兩層結(jié)構(gòu)。

可選地，采用熱氧化、ALD或二者結(jié)合的方法形成所述阻擋層。

可選地，形成隧穿層及浮柵時(shí)還包括：以及刻蝕所述SOI襯底的背襯底以形成字線方向上的隔離溝槽，在隔離溝槽中形成隔離。

可選地，在形成浮柵之后，形成阻擋層之前，還包括步驟：將所述浮柵進(jìn)行圓角化，以使浮柵的頂部為拱形。

可選地，采用氧化-刻蝕法、高溫分解法或化學(xué)干法刻蝕將所述浮柵進(jìn)行圓角化。

與現(xiàn)有技術(shù)相比，上述技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器，為NOR型閃存存儲(chǔ)陣列中的存儲(chǔ)單元，其存儲(chǔ)單元中的浮柵采用單晶或微晶的半導(dǎo)體材料，單晶或微晶具有致密的結(jié)構(gòu)，有效避免了摻雜通過晶粒間隙在多晶硅浮柵中的擴(kuò)散，提高了存儲(chǔ)器件的性能和可靠性，而且單晶或微晶的浮柵更易于在其上形成均勻、高質(zhì)的阻擋層，進(jìn)一步提高存儲(chǔ)器的可靠性。

此外，還可以在單晶或微晶的浮柵上僅形成單層或兩層的阻擋層，這樣，在保證數(shù)據(jù)保持特性的同時(shí)減小了阻擋層的層數(shù)，增大存儲(chǔ)器單元之間填充空間，利于存儲(chǔ)單元之間的間隔不斷變小，提高存儲(chǔ)密度。

附圖說明