[發(fā)明專利]具有錯誤鎖定糾正機制的計數(shù)器控制型延遲鎖相環(huán)電路

有效

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• 申請日: 2012-02-16
• 公開（公告）號: CN102594338A
• 公開（公告）日: 2012-07-18
• 發(fā)明（設(shè)計）人: 周潔;陳珍海;季惠才;黃嵩人;于宗光;薛顏
• 申請（專利權(quán)）人: 中國電子科技集團公司第五十八研究所
• 主分類號: H03L7/08
• 分類號: H03L7/08
• 代理公司: 無錫市大為專利商標(biāo)事務(wù)所 32104
• 代理人: 曹祖良

技術(shù)領(lǐng)域

本發(fā)明涉及一種數(shù)字延遲鎖相環(huán)電路，特別涉及一種具有錯誤鎖定糾正機制的計數(shù)器控制型延遲鎖相環(huán)電路。

背景技術(shù)

鎖相環(huán)(PLL)和延遲鎖相環(huán)(DLL)廣泛應(yīng)用于大規(guī)模集成電路中，用來解決時鐘偏斜問題，對時鐘信號進行延時調(diào)整。與PLL相比，DLL有更多的優(yōu)點，它是一階系統(tǒng)，穩(wěn)定性好，具有更短的鎖定時間，設(shè)計簡單，沒有抖動累積等，所以目前DLL已逐漸成為時鐘信號進行延時調(diào)整的主流電路。

DLL可以分為模擬DLL，數(shù)字DLL和混合模式DLL。模擬DLL和混合模式DLL的抗時鐘抖動性和抗時鐘偏斜性比較好，但這也限制了頻帶范圍。另外，模擬DLL需要更長的鎖定時間以及更大的芯片面積，模擬電路的敏感性也使得它在不同工藝條件下的移植更困難，并且模擬電路的設(shè)計復(fù)雜度也較大。而數(shù)字DLL的優(yōu)點是鎖定時間較短，設(shè)計較簡單，容易在不同工藝下移植，但是由于有量化誤差，它的抗抖動性不如模擬DLL好。

數(shù)字DLL可以大致分為四類：1）寄存器控制DLL；它的鎖定時間和延時單元的數(shù)量隨著控制位數(shù)的數(shù)量增加而增加。2）計數(shù)器控制DLL；它用計數(shù)器代替了第一類中的寄存器，從而減少了控制器的硬件，但是它的鎖定時間和所需延時單元個數(shù)與第一類相似。3）逐次逼近型DLL；逐次逼近型DLL可以通過二進制搜索算法縮短鎖定時間，但它的頻率范圍比較窄。4）時間數(shù)位轉(zhuǎn)換型DLL。時間數(shù)位轉(zhuǎn)換型DLL的鎖定時間是所有數(shù)字DLL中最短的，但是它需要較大的芯片面積以及功耗，尤其是在寬頻帶條件下。寄存器控制DLL的鎖定時間和延時單元的數(shù)量隨著控制位數(shù)的數(shù)量增加而增加，而計數(shù)器控制DLL則用計數(shù)器代替了寄存器，傳統(tǒng)的計數(shù)器控制DLL和寄存器控制DLL的頻率范圍比較廣，但其鎖定時間比較長，并且PVT變化比較大時會出現(xiàn)誤鎖現(xiàn)象。

為了滿足不同應(yīng)用中的多樣特性，DLL必須具有較大的頻率范圍，較多的時鐘相位輸出，并且要避免出現(xiàn)錯誤鎖定現(xiàn)象。

傳統(tǒng)的計數(shù)器控制DLL如圖1所示，它包括數(shù)字延遲線、鑒相器和加/減計數(shù)器3個主要模塊。數(shù)字延遲線由N（N為自然數(shù)）個相同的延時單元組成，每個延時單元由計數(shù)器的輸出信號控制，鑒相器比較輸入時鐘信號CLK和延時后的輸出時鐘信號CK_N的相位，根據(jù)比較結(jié)果控制加/減計數(shù)器，從而調(diào)節(jié)數(shù)字延遲線的延時時間，最終使得延時時間為一個時鐘周期。

圖2所示為傳統(tǒng)計數(shù)器控制DLL錯誤鎖定波形產(chǎn)生機理。CLK為輸入時鐘信號，CK₁為經(jīng)過一次延時的時鐘信號，CK₂為經(jīng)過兩次延時的時鐘信號，以此類推，CK_N為經(jīng)過N次延時的時鐘信號。當(dāng)CK_N的延時還未到或已超過一個時鐘周期時，再由加/減計數(shù)器輸出的控制信號來增加或減少一次延時單元的延時，并完成鎖定。由于鎖定過程沒有一個檢測機制，只單獨比較輸入信號CLK與最終的延時輸出信號CK_N的相位情況，這就不能夠確定完成鎖定時CK_N的延時是否在滿足鎖定條件的范圍中，因此就有可能形成錯誤鎖定。

發(fā)明內(nèi)容

本發(fā)明是針對傳統(tǒng)數(shù)字延遲鎖相環(huán)電路適用頻率較窄，容易出現(xiàn)誤鎖的問題，提出了一種具有錯誤鎖定糾正機制的計數(shù)器控制型數(shù)字延遲鎖相環(huán)電路，更改了傳統(tǒng)的電路結(jié)構(gòu)，獲得了較寬頻率范圍，避免了誤鎖現(xiàn)象，并且提供了多相位時鐘輸出。

按照本發(fā)明提供的技術(shù)方案，所述具有錯誤鎖定糾正機制的計數(shù)器控制型延遲鎖相環(huán)電路，包括：數(shù)字延遲線、鑒相器、加/減計數(shù)器、時鐘相位運算電路；所述數(shù)字延遲線的輸入為輸入?yún)⒖紩r鐘信號CLK，輸出為延時后的時鐘信號；所述數(shù)字延遲線由n+3個相同的延時單元組成，其中n為正整數(shù)；輸入?yún)⒖紩r鐘信號CLK分別接入數(shù)字延遲線與鑒相器，數(shù)字延遲線的輸出連入鑒相器以及時鐘相位運算電路，鑒相器的輸出連接到加/減計數(shù)器的輸入，加/減計數(shù)器的輸出連入數(shù)字延遲線；每個延時單元由加/減計數(shù)器的輸出信號控制，鑒相器比較輸入?yún)⒖紩r鐘信號CLK和延時后的時鐘信號的相位，根據(jù)比較結(jié)果控制加/減計數(shù)器；所述時鐘相位運算電路選擇延時單元輸出的延時時鐘信號進行處理，輸出最終所需的時鐘信號；