[發(fā)明專利]具有錯誤鎖定糾正機制的計數(shù)器控制型延遲鎖相環(huán)電路

有效

• 申請?zhí)枺?/td>: 201210034793.X
• 申請日: 2012-02-16
• 公開（公告）號: CN102594338A
• 公開（公告）日: 2012-07-18
• 發(fā)明（設(shè)計）人: 周潔;陳珍海;季惠才;黃嵩人;于宗光;薛顏
• 申請（專利權(quán)）人: 中國電子科技集團公司第五十八研究所
• 主分類號: H03L7/08
• 分類號: H03L7/08
• 代理公司: 無錫市大為專利商標事務(wù)所 32104
• 代理人: 曹祖良

1.具有錯誤鎖定糾正機制的計數(shù)器控制型延遲鎖相環(huán)電路，其特征在于：包括數(shù)字延遲線、鑒相器、加/減計數(shù)器、時鐘相位運算電路；所述數(shù)字延遲線的輸入為輸入?yún)⒖紩r鐘信號CLK，輸出為延時后的時鐘信號；所述數(shù)字延遲線由n+3個相同的延時單元組成，其中n為正整數(shù)；輸入?yún)⒖紩r鐘信號CLK分別接入數(shù)字延遲線與鑒相器，數(shù)字延遲線的輸出連入鑒相器以及時鐘相位運算電路，鑒相器的輸出連接到加/減計數(shù)器的輸入，加/減計數(shù)器的輸出連入數(shù)字延遲線；每個延時單元由加/減計數(shù)器的輸出信號控制，鑒相器比較輸入?yún)⒖紩r鐘信號CLK和延時后的時鐘信號的相位，根據(jù)比較結(jié)果控制加/減計數(shù)器；所述時鐘相位運算電路選擇延時單元輸出的延時時鐘信號進行處理，輸出最終所需的時鐘信號；

鎖定過程通過檢測窗口來判斷延時后的時鐘信號的延時是否滿足鎖定條件，避免錯誤鎖定；所述檢測窗口的大小為經(jīng)過n次延時的時鐘信號CKn與CKn經(jīng)過6個反相器之后的時鐘信號CK’n之間的相位差；所述檢測窗口檢測經(jīng)過n次延時的時鐘信號CKn是否處于檢測窗口范圍內(nèi)：經(jīng)過n次延時的時鐘信號CKn的上升沿已超出檢測窗口的范圍，說明延時單元的延時過多，延遲鎖相環(huán)不會鎖定；經(jīng)過n次延時的時鐘信號CKn的上升沿還未進入鎖定過程檢測窗口范圍，CKn經(jīng)過6個反相器之后的信號CK’n的上升沿處于檢測窗口范圍內(nèi)，經(jīng)過n+3次延時的時鐘信號CKn+3的上升沿已超出鎖定過程檢測窗口，則說明延時單元的延時還不足以達到延遲鎖相環(huán)的鎖定條件，此時延遲鎖相環(huán)為即將鎖定的狀態(tài)，但不會立刻完成鎖定；經(jīng)過n次延時的時鐘信號CKn的上升沿正處于鎖定過程檢測窗口范圍內(nèi)，CKn經(jīng)過6個反相器之后的信號CK’n和經(jīng)過n+3次延時的時鐘信號CKn+3的上升沿已超過了鎖定過程檢測窗口的范圍，說明此時延時單元的延時大小已滿足延遲鎖相環(huán)的鎖定條件，延遲鎖相環(huán)完成正確鎖定。

2.根據(jù)權(quán)利要求1所述的具有錯誤鎖定糾正機制的計數(shù)器控制型延遲鎖相環(huán)電路，其特征在于，在所述數(shù)字延遲線中，輸入?yún)⒖紩r鐘信號CLK首先進入第一延時單元，輸出得到經(jīng)過一次延時的時鐘信號CK1；CK1進入第二延時單元，輸出得到經(jīng)過二次延時的時鐘信號CK2；依次類推，第n個延時單元輸出得到經(jīng)過n次延時的時鐘信號CKn，最后一個延時單元輸出得到經(jīng)過n+3次延時的時鐘信號CKn+3。

3.根據(jù)權(quán)利要求2所述的具有錯誤鎖定糾正機制的計數(shù)器控制型延遲鎖相環(huán)電路，其特征在于，在所述數(shù)字延遲線中，每個延時單元包括：一個由兩個反向器串接組成的緩沖器，一個由電容陣列C0~Cp和選擇開關(guān)陣列K0~Kp構(gòu)成的延時負載模塊，其中p為任意正整數(shù)；所述延時負載模塊內(nèi)部包括p+1個負載電容和p+1個選擇開關(guān)，第一電容（C0）的頂極板連接到第一選擇開關(guān)（K0）的下端，第一電容（C0）的底極板連接到地，第一選擇開關(guān)（K0）的上端連接到所述緩沖器的輸出端；第二電容（C1）的頂極板連接到第二選擇開關(guān)（K1）的下端，第二電容（C1）的底極板連接到地，第二選擇開關(guān)（K1）的上端連接到所述緩沖器的輸出端；依次類推，第p+1電容（Cp）的頂極板連接到第p+1選擇開關(guān)（Kp）的下端，第p+1電容（Cp）的底極板連接到地，第p+1選擇開關(guān)（Kp）的上端連接到所述緩沖器的輸出端。

4.根據(jù)權(quán)利要求1所述的具有錯誤鎖定糾正機制的計數(shù)器控制型延遲鎖相環(huán)電路，其特征在于，鎖定的過程是：依次比較經(jīng)過n次延時的時鐘信號CKn、CKn經(jīng)過6個反相器之后的信號CK’n以及經(jīng)過n+3次延時的時鐘信號CKn+3與第一個延時單元的輸出信號CK1的相位情況，以此控制加/減計數(shù)器進行加1、減1或者保持操作；當信號CKn、CK’n以及CKn+3的延時均超過一個時鐘周期時，延時單元的延時過多，需減負載電容，計數(shù)器進行減1操作；當信號CKn、CK’n以及CKn+3的延時均未超過一個時鐘周期時，延時單元延時不夠，若此時選擇開關(guān)陣列K0~Kp已全部閉合，計數(shù)器進行保持操作；若選擇開關(guān)陣列K1~Kp還有未閉合的，計數(shù)器進行加1操作，繼續(xù)增加負載電容；當信號CKn和CK’n延時未超過一個時鐘周期，CKn+3的延時超過一個時鐘周期時，延遲鎖相環(huán)即將鎖定，若此時選擇開關(guān)陣列K1~Kp已全部閉合，計數(shù)器進行保持操作，若選擇開關(guān)陣列K1~Kp還有未閉合的，計數(shù)器進行加1操作；當信號CKn延時未超過一個時鐘周期，CK’n和CKn+3的延時超過一個時鐘周期時，延時單元延時達到鎖定條件，計數(shù)器進行保持操作，延遲鎖相環(huán)完成鎖定。