[發明專利]穿硅導通體的制法及結構

有效

• 申請號: 201210032525.4
• 申請日: 2012-02-14
• 公開（公告）號: CN103247569B
• 公開（公告）日: 2018-04-10
• 發明（設計）人: 林進富;吳俊元;劉志建;蔡騰群;簡金城
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/528
• 代理公司: 北京市柳沈律師事務所11105
• 代理人: 陳小雯

技術領域

本發明涉及穿硅導通體(through silicon via，簡稱TSV)制法及其結構。

背景技術

在半導體技術中，傳統的集成電路的操作速度會受到芯片上各互連組件之間的距離影響，信號傳輸距離越短，電路元件所能達到的操作速度就越快。對于芯片(chip)結構而言，二層之間的垂直距離可能遠小于單層的寬度，故以垂直方式堆疊管芯的三維立體的電路設計(3D IC)將可明顯減少芯片上組件的連接距離，進而有效增加整體的操作速度。為了將不同組件整合至單一芯片的堆疊結構中，使管芯與管芯之間形成互連導體以電連接各層組件，而有TSV結構的發展，特別是在需要較佳性能及較高密度等芯片接合制作工藝的元件中，例如應用在微機電系統、光電及電子元件等晶片級封裝(Wafer Level Package，WLP)的結構中。

現今一般的TSV作法是在晶片的正面以蝕刻或激光的方式鉆出導孔，再將導電材料如多晶硅、銅、鎢等材質填入該多個導孔(Via)中以形成導電的通道(即連接內外部的互連結構)。最后，將晶片或管芯背面薄化以露出導孔的通道。在TSV制作完成后，通過將各晶片或管芯堆疊并使得其各導孔通道接合，將可使各晶片或管芯間達成電性連結，成為三維的堆疊集成電路(3DIC)。

發明內容

本發明的一目的在于提供一種TSV制法及其結構，可改善于導通孔內填導電材料時可能于導通孔開口處產生襯層懸突(liner overhang)的問題。

為達上述目的，依據本發明的一具體實施例的制造TSV結構的方法，其包括下列步驟。在一基板上形成一圖案化硬掩模，此圖案化硬掩模具有一開口。在開口的側壁上形成一間隙壁狀物。在形成間隙壁狀物后，經由開口蝕刻間隙壁狀物及基板，以在基板形成一具有一擴大開口的導通孔。

依據本發明的另一具體實施例的TSV結構，包括一基板、一介電襯層及一導電材料。基板包括一導通孔。導通孔具有一開口部及一本體部。開口部具有一在上的開口尺寸較在下的開口尺寸大的傾斜形狀。本體部具有一柱形、實質上的柱形、下部的孔徑是往底部漸減的柱形、或下部的孔徑是往底部漸減的實質上的柱形。介電襯層覆蓋導通孔的側壁。導電材料填充具有介電襯層覆蓋側壁的導通孔。

在本發明的一具體實施例中，利用將導通孔形成為一具有開口部及本體部，而使開口部在上部的開口尺寸較下部的開口尺寸大的構形，以改善開口處產生懸突的問題。

附圖說明

圖1為導通孔的開口部壁上有紐結形成的掃描式電子顯微圖；

圖2為圖1的局部放大圖；

圖3至圖6為本發明的另一具體實施例的制造TSV結構的方法的截面示意圖；

圖7至圖8為本發明的又一具體實施例的制造TSV結構的方法的截面示意圖；

圖9為本發明的仍又一具體實施例的TSV結構的截面示意圖。

主要元件符號說明

1、26、38、40導通孔2、28 開口部

3、16、32、34側壁4紐結

5 縫隙空洞10 基板

12圖案化硬掩模14、24、36 開口

18間隙壁狀物20 間隙壁狀物材料層

22蝕刻制作工藝30 本體部

42介電襯層44 導電材料

46基板背面48 TSV結構

50障壁層

具體實施方式

本發明的發明人發現，導通孔的垂直構形，在導通孔填入導電材料時，往往在孔口形成懸突(overhang)，使得導通孔未能被導電材料充分填滿，而出現淚滴狀空洞、縫細空洞或底部空洞等問題。若將導通孔的孔徑直接以使用光致抗蝕劑的光刻與蝕刻制作工藝做成較大的特征尺寸時，又無法滿足尺寸最小化的需求，再者，如圖1所示的一具體實施例，圖2為圖1的局部放大圖，可看到以此種方式所形成的導通孔1的開口部2的壁3上，往往會有紐結(kink)4的形成，如此也會促使在填料時形成懸突，而影響填料品質，例如縫隙空洞5的產生。

請參照圖3至圖8，其顯示依據本發明的另一具體實施例的制造TSV結構的方法。應注意到本文中各附圖的尺寸大小并未按其真實比例制作，而僅為示意的參考，且在各實施例中相同的元件可能使用相同的符號標記。