[發明專利]均勻淺溝槽隔離區域及其形成方法

有效

• 申請號: 201210027833.8
• 申請日: 2012-02-08
• 公開（公告）號: CN103137542B
• 公開（公告）日: 2017-03-01
• 發明（設計）人: 劉禹伶;彭治棠;鄭培仁;連浩明;李資良
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京德恒律師事務所11306
• 代理人: 陸鑫,房嶺梅

技術領域

本發明一般地涉及半導體領域，更具體地來說，涉及均勻淺溝槽隔離區域及其形成方法。

背景技術

隨著越來越多的集成電路的比例縮小以及越來越多的集成電路速度的苛刻要求，晶體管需要具有較高的驅動電流且具有越來越小的尺寸。由此開發了鰭式場效應晶體管(FinFET)。

在現有的FinFET形成工藝中，淺溝槽隔離(STI)區域被首先形成在半導體襯底中。然后，使STI區域凹陷。結果，兩個相鄰STI區域之間的部分半導體襯底在凹陷STI區域的頂面上方。半導體襯底的該部分由此形成半導體鰭，其上形成FinFET。

已經發現，STI區域會具有不均勻的特性。例如，STI區域的上部通常比下部具有更大的蝕刻速率。這導致控制STI區域的蝕刻的難度。用于減低STI區域上部的蝕刻速率的現有方法包括熱退火。然而，熱退火要求額外的熱預算，并且會引起晶圓扭曲。

發明內容

為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種方法，包括：對第一材料的第一表面和第二材料的第二表面實施等離子體處理，其中，所述第一材料不同于所述第二材料；以及在所述第一材料的經處理的第一表面上以及所述第二材料的經處理的第二表面上形成第三材料。

在該方法中，所述第一材料包括氮化硅，而所述第二材料包括晶體硅。

在該方法中，所述第三材料包括介電材料。

在該方法中，所述等離子體處理是各向同性的，以及其中，所述第二材料的第二表面包括第一表面部分和第二表面部分，所述第二表面部分垂直于所述第一表面部分，其中，所述等離子體處理的工藝氣體的離子吸附至所述第一表面部分和所述第二表面部分，并且離子向所述第一表面部分的第一移動和離子向所述第二表面部分的第二移動都不是主要的。

該方法還包括：在半導體襯底的上方形成掩模層，其中，所述掩模層包括所述第一材料，并且所述半導體襯底包括所述第二材料；蝕刻所述掩模層和所述半導體襯底以形成溝槽，其中，對所述掩模層和所述半導體襯底的露出表面實施所述等離子體處理，以及其中，所述露出表面位于所述溝槽中；實施形成所述第三材料的步驟，其中，所述第三材料包括介電材料；以及實施化學機械拋光(CMP)以去除所述掩模層上方所述第三材料的多余部分。

在該方法中，使用工藝氣體來實施所述等離子體處理，所述工藝氣體選自基本上由CH₄、N₂、N₂O、NH₃、NF₃、O₂、H₂、BF₃、B₂H₆、PH₃、AsH₃和它們的組合所組成的組。

在該方法中，使用工藝氣體來實施所述等離子體處理，以及其中，在所述等離子體處理期間，所述工藝氣體的元素被注入所述第一材料和所述第二材料中。

在該方法中，使用工藝氣體來實施所述等離子體處理，以及其中，在所述等離子體處理期間，將所述工藝氣體的元素沉積在所述第一材料的第一表面和所述第二材料的第二表面上。

根據本發明的另一方面，提供了一種方法，包括：在半導體襯底的上方形成掩模層；圖案化所述掩模層和所述半導體襯底，以形成延伸到所述掩模層和所述半導體襯底中的溝槽；以及對所述掩模層和所述半導體襯底實施等離子體處理以形成層，其中，通過從工藝氣體中生成等離子體來實施所述等離子體處理，其中，所述工藝氣體的離子包括：吸附至所述溝槽的底部的第一部分和吸附至所述溝槽的側壁的第二部分以形成所述層，以及其中，所述層包括：第一部分，處于所述溝槽的底部并包括離子；和第二部分，位于所述溝槽的側壁上并包括離子，其中，所述層的所述第一部分和所述第二部分具有基本相同的厚度。

在該方法中，在所述等離子體處理期間，利用負偏壓使所述半導體襯底偏置。

在該方法中，將所述工藝氣體的離子注入所述掩模層和所述半導體襯底中，以及其中，基本上沒有離子沉積在所述掩模層和所述半導體襯底上。

在該方法中，將所述工藝氣體的離子沉積在所述掩模層和所述半導體襯底上，以及其中，基本上沒有離子注入所述掩模層和所述半導體襯底中。

該方法還包括：在所述等離子處理之后，在所述溝槽中沉積介電材料；執行化學機械拋光(CMP)以去除所述掩模層上方的所述介電材料的多余部分；使所述介電材料凹陷，以低于所述半導體襯底的頂面；以及去除所述掩模層。