[發明專利]制作電性正確的集成電路的方法

有效

• 申請號: 201210026181.6
• 申請日: 2012-02-07
• 公開（公告）號: CN102629285A
• 公開（公告）日: 2012-08-08
• 發明（設計）人: R·托帕羅格魯
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: G06F17/50
• 分類號: G06F17/50;H01L27/02
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

1.一種制作集成電路的方法，包括：

提供針對該集成電路的邏輯設計，該邏輯設計包含復數個元件；

通過識別具有偏離模型化性質的電性性質的布局圖案以發展元件圖案庫，該元件圖案庫復包含對模型化性質的偏離的定量測量；

將該邏輯設計中的元件與元件圖案庫相比較；

響應該比較并考量該定量測量，以決定該元件是否是該邏輯設計中所接受的；

修改不被接受的元件；

使用該元件或修改的元件，產生實作該邏輯設計的掩膜組；

采用該掩膜組，以在半導體基板中及上實作該邏輯設計。

2.如權利要求1所述的方法，其中，該發展的步驟包含測量半導體測試裝置上的電性參數、及將測量參數與由標準模型所產生的結果相比較。

3.如權利要求2所述的方法，其中，該發展的步驟復包含：

調整該測試裝置的實體性質、及決定在該測量參數上的效應；以及

決定由該調整的實體性質所引發的偏離的該定量測量、及將落于特定范圍內的測量參數中的結果聚集起來。

4.如權利要求3所述的方法，其中，該調整的步驟包含改變該元件的特征之間的間隔、及測量該測量參數上由該間隔的改變所引發的應力的效應。

5.如權利要求3所述的方法，其中，響應該比較的該決定的步驟包含決定落于該特定范圍內的測量參數是否為該邏輯設計所接受的。

6.如權利要求2所述的方法，其中，該測量電性參數的步驟包含測量該電性參數上特征間隔的效應。

7.如權利要求2所述的方法，其中，該測量電性參數的步驟包含測量該電性參數上的半導體基板上的裝置位置的效應。

8.如權利要求1所述的方法，其中，該發展庫的步驟包含詳細型型化及仿真與元件圖案相關的電性響應。

9.如權利要求1所述的方法，其中，該產生掩膜組的步驟包含如果元件經決定會引發大于臨界量的偏離的定量測量，則通過修改實體間隔以修改元件。

10.一種制作集成電路的方法，包含：

識別展現不同于模型化特性的電性特性的布局圖案庫；

混亂該布局圖案的實體參數，以決定該模型化特性的可接受差異的范圍；

建立針對該集成電路的預備設計，該預備設計包含復數個設計布局圖案；

將該復數個設計布局圖案與該布局圖案庫相比較，并且針對該復數個設計布局圖案中任何類似于該布局圖案庫中任一者的設計布局圖案，確定那個設計布局圖案的差異的范圍是否是在可接受的差異；

修改任何展現不可接受的差異的范圍的設計布局圖案的設計布局圖案；

建立該集成電路的掩膜組，該掩膜組包含復數個設計布局圖案，該復數個設計布局圖案包含任何已經被修改的設計布局圖案；以及

采用該掩膜組，以在半導體基板中及上實作該邏輯設計。

11.如權利要求10所述的方法，其中，該識別的步驟包含識別展現電性參數的應力誘發差異的布局圖案。

12.如權利要求10所述的方法，其中，該混亂的步驟包含：

改變布局圖案的實體界限；

測量具有改變的實體界限的該布局圖案的電性特性；以及

將具有類似的電性特性的布局圖案聚集起來。

13.如權利要求10所述的方法，其中，該識別的步驟包含測量測試結構布局圖案上的電性特性。

14.如權利要求10所述的方法，其中，該識別的步驟包含將仿真的布局圖案的電性特性予以模型化。

15.一種制作集成電路的方法，包含：

提供針對該集成電路的邏輯設計；

使用復數個標準設計元件的配置，以在預備電路布局中實作該邏輯設計；

將該復數個標準設計元件及其配置與已經決定的多層布局圖案庫相比較，以產生不同于模型化參數的測量電性參數；

改變符合該庫的多層布局圖案的第一標準設計元件或其配置，以減少與模型化參數的該差異；

將該改變應用至該復數個標準設計元件及其配置中任何類似于該第一標準設計元件或其配置的標準設計元件及其配置；

使用該復數個標準設計元件及其任何改變的該配置，以產生掩膜組；以及

采用該掩膜組，以在半導體基板中及上實作該邏輯設計。