[發明專利]基于CMOS工藝實現的高速多選一復用器

有效

• 申請號: 201210025526.6
• 申請日: 2012-02-06
• 公開（公告）號: CN102545883A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 秦大威
• 申請（專利權）人: 烽火通信科技股份有限公司
• 主分類號: H03K19/094
• 分類號: H03K19/094
• 代理公司: 北京捷誠信通專利事務所(普通合伙) 11221
• 代理人: 魏殿紳;龐炳良

技術領域

本發明涉及高速多選一復用器，用于多通道數據交叉、數據路由交換以及高速自動測試設備等。

背景技術

在高速數據通信技術中，多選一復用器應用普遍。如：2選1復用器，17選1復用器，34選1復用器等等。

高速數據通信的數據速率通常都在1Gbps以上，在這種高速率數據處理應用中，標準的CMOS或者TTL電平邏輯電路在抗干擾性能、電路噪聲控制和電路功耗等方面存在不足，因此CML電路（Current?Mode?Logic，電流模式邏輯）被廣泛采用。CML電路可以實現反向、異或以及復用等邏輯功能，采用差分信號輸入和差分信號輸出，因此，抗干擾能力強、噪聲低、功耗穩定可控。CML電路通常有金屬-氧化物-半導體（MOS）工藝和雙極（Bipolar）工藝兩種實現方式。

圖1示出了一個實際通信設備上用到的3.2Gbps?17x17的數據交叉電路，全部采用差分CML電平輸入和輸出。17路DIP[n]/DIN[n]差分輸入，通過交叉功能模塊后，可以任意選通到17路DOP[n]/DON[n]差分輸出，n=0,1,2,…,16。

圖2示出了圖1中17x17交叉功能模塊的一種電路實現方式。該交叉功能模塊由17個17選1復用器組成，每個17選1復用器完成17選1的功能。每個17選1復用器都通過獨立的邏輯選通開關（圖中未示出）來控制數據的選擇。通常，這種高速多選一復用器的電路設計，采用CML復用器電路架構結合BiCMOS工藝實現，這種工藝同時集成有雙極半導體器件和CMOS（互補-金屬-氧化物-半導體）器件。

圖3示出了采用BiCMOS工藝實現的17選1高速復用器電路，17對差分輸入信號分別接到17組CML復用器單元中的npn三極管差分輸入對管的基極，npn三極管的集電極是CML復用器單元的差分輸出端，所有CML復用器單元的正極輸出都連接到DOP_SW，所有的負極輸出都連接到DON_SW，DOP_SW和DON_SW分別通過電阻R接到電源VDD。

其中，三極管器件作為差分輸入級，實現高速數據信號的放大和轉換。每一組npn三極管差分輸入對管采用共發射極連接，發射極到地VSS之間，串接一個恒流源和一個NMOS（N型-金屬-氧化物-半導體）晶體管，這個NMOS器件用作邏輯選通開關。

SW[0]～SW[16]分別對應17組CML復用器單元的邏輯使能信號，每次只能允許其中1根使能信號為高電平，即對應CML復用器單元工作，其中NMOS晶體管導通，與其相連的恒流源工作，npn差分對管完成對應的高速輸入差分信號的放大，放大后的信號輸出到DOP_SW/DON_SW。而其他16根使能信號保持低電平，對應CML復用器單元中的NMOS晶體管關閉，恒流源不工作，npn差分對管也處于截止狀態，加載到其基極上的差分輸入信號對其他CML復用器單元的輸出無影響。

使用雙極工藝或者BiCMOS工藝實現的高速多選一復用器，雖然結構簡單，較容易實現高速信號傳輸的要求，但是制造成本較高，而且難以與大規模數字電路普遍采用的CMOS工藝兼容，無法滿足進一步集成的需要。使用CMOS工藝實現的高速復用器，雖然具有成本優勢，也很容易與大規模數字電路進行集成，但是在復用器的輸入端數量增加，規模較大的設計中，其帶寬是制約其應用的瓶頸。

由此可見，急待對高速多選一復用器的實現技術進行改進，以滿足低成本和與大規模數字電路普遍采用的CMOS工藝兼容的需求。

發明內容

本發明所要解決的技術問題是解決高速多選一復用器，制造成本較高、無法滿足進一步集成需要的問題。

為了解決上述技術問題，本發明所采用的技術方案是提供一種基于CMOS工藝實現的高速多選一復用器，包括多個CML復用器單元和均衡器；

每個所述CML復用單元均具有一個邏輯選通開關，某一個所述邏輯選通開關收到使能信號，則具有該邏輯選通開關的CML復用單元對接收到的一路差分輸入信號放大為差分放大輸出信號輸出；

所述均衡器包括若干個級聯的均衡單元和一個CML緩沖單元，所述均衡單元包括兩個均衡NMOS差分輸入對晶體管，所述兩個均衡NMOS差分輸入對晶體管的柵極分別連接所述前級差分放大輸出信號、漏極分別輸出均衡差分信號且分別通過一個第二電阻接電源、源極分別經一個第一恒流源接地，且所述兩個均衡NMOS輸入對晶體管的源極之間還分別連接第一電容和第一電阻，所述第一電容與所述第一電阻并聯；所述CML緩沖單元將所述均衡差分信號整形后輸出。