[發明專利]半導體結構及其制造方法

有效

• 申請號: 201210021446.3
• 申請日: 2012-01-31
• 公開（公告）號: CN103227171A
• 公開（公告）日: 2013-07-31
• 發明（設計）人: 陳建志;陳立凡;林正基;連士進;吳錫垣
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L21/822
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 周國城

技術領域

本發明是有關于半導體結構及其制造方法，特別是有關于具有靜電放電防護裝置的半導體裝置及其制造方法。

背景技術

半導體結構被使用于許多產品之中，例如MP3播放器、數字相機、計算機等的元件中。隨著應用的增加，對于半導體結構的需求也趨向較小的尺寸、較大的電路密度。然而，在半導體結構中，不同功效的裝置往往是以分開的工藝獨立制造，因此工藝復雜且成本高。

靜電放電(ESD)是不同物體與靜電電荷累積之間靜電電荷轉移的現象。ESD發生的時間非常的短暫，只在幾個納秒的程度之內。ESD事件中產生非常高的電流，且電流值通常是幾安培。因此，一旦ESD產生的電流流過半導體結構，半導體結構通常會由于高能量的密度而被損壞。故當通過機械、人體或充電裝置在半導體結構中產生靜電電荷時，ESD防護裝置必須提供放電路徑以避免半導體結構受到損壞。然而，在高壓電場中，目前的ESD防護裝置仍無法有效提供高壓的ESD防護效能，例如小于2KV，因此難以應用在保護各種高壓裝置。

發明內容

本發明是有關于半導體結構及其制造方法。半導體結構的操作效能佳，且制造方法簡單、成本低。

提供一種半導體結構。半導體結構包括第一摻雜區、第二摻雜區、第一導電結構與第二導電結構。第一摻雜區包括第一接觸區。第一摻雜區與第一接觸區具有第一導電型。第二摻雜區包括第二接觸區。第二摻雜區與第二接觸區具有相反于第一導電型的第二導電型。

提供一種半導體結構的制造方法。方法包括以下步驟。于襯底中形成第一摻雜區。第一摻雜區包括第一接觸區。第一摻雜區與第一接觸區具有第一導電型。于襯底中形成第二摻雜區。第二摻雜區包括第二接觸區。第二摻雜區與第二接觸區具有相反于第一導電型的第二導電型。第一摻雜區是鄰近第二摻雜區。

下文特舉較佳實施例，并配合所附圖式，作詳細說明如下：

附圖說明

圖1繪示一實施例中半導體結構的上視圖。

圖2繪示一實施例中半導體結構的剖面圖。

圖3繪示一實施例中半導體結構的剖面圖。

圖4至圖8繪示一實施例中半導體結構的制造流程。

圖5繪示一實施例中半導體結構的剖面圖。

圖6繪示一實施例中半導體結構的剖面圖。

圖7繪示一實施例中半導體結構的剖面圖。

圖8繪示一實施例中半導體結構的剖面圖。

圖9繪示一實施例中半導體結構的剖面圖。

圖10繪示一實施例中半導體結構的剖面圖。

圖11繪示一實施例中半導體結構的剖面圖。

圖12繪示一實施例中半導體結構的剖面圖。

圖13繪示一實施例中半導體結構的剖面圖。

圖14繪示一實施例中半導體結構的剖面圖。

圖15繪示一實施例中半導體結構的剖面圖。

圖16繪示一實施例中半導體結構的剖面圖。

圖17繪示一實施例中半導體結構的剖面圖。

圖18繪示一實施例中半導體結構的剖面圖。

圖19顯示的實施例與比較例的靜電放電防護測試的結果。

【主要元件符號說明】

2、102、202、302、402、502、602、702、802、902、1002：第一元件區；

4：第二元件區；

6：第三元件區；

8：第一摻雜區；

10：第二摻雜區；

12：第一接觸區；

14：第一體摻雜部份；

16、116、916：側摻雜部份；

18：第二接觸區；

20、720：第二體摻雜部份；

22、422：介電結構；

24：第一介電部份；

26：第二介電部份；

28、228、328：頂摻雜層；

30：柵結構；

32：第三接觸區；

34、634：第一導電結構；

36、636：第二導電結構；

38、42：導電層；

40、74：導電插塞；

44：金屬層間介電層；

46、846：第一摻雜埋藏區；

48：襯底；

50、850：第二摻雜埋藏區；

52：摻雜埋藏層；

54、56、58、68：阱區；

60、62、64、70：重摻雜區；

66：介電質；